РЕЗЕРВИРОВАННЫЙ ДЕЛИТЕЛЬ ЧАСТОТЫ Российский патент 1998 года по МПК H03K21/40 

Изобретение относится к области импульсной техники и может быть использовано в устройствах вычислительной техники и систем управления с высокой достоверностью функционирования.

Недостатками устройства-прототипа являются: низкая достоверность функционирования, связанная с отсутствием исключения последствий сбоев и просчетов счетчиков одновременно в двух каналах; недостаточные функциональные возможности, связанные с формированием выходного сигнала одной определенной длительности, равной половине периода входных счетных сигналов.

Задачей, на решение которой направлено изобретение, является повышение достоверности функционирования делителя и расширение его функциональных возможностей.

Это достигается тем, что в резервированный делитель частоты, содержащий три счетчика импульсов, счетный вход первого из которых соединен с шиной счетных импульсов, три мажоритарных элемента, первые входы которых объединены, вторые входы второго и третьего мажоритарных элементов соединены между собой, введен формирователь импульсов, а в старшие разряды каждого счетчика импульсов - вход блокировки, причем выходы первого и второго счетчиков импульсов соединены соответственно с вторым и третьим входами первого мажоритарного элемента, выход которого соединен с первым входом второго мажоритарного элемента, третий вход которого соединен с выходом третьего счетчика импульсов, а выход - с вторым входом третьего мажоритарного элемента, выход которого соединен со своим третьим входом, первый тактовый вход которого соединен с дополнительным выходом одного из младших разрядов одного из счетчиков импульсов, второй тактовый вход - со счетными входами второго и третьего счетчиков импульсов и с шиной счетных импульсов, а выход - с входами обнуления счетчиков импульсов и формирователя импульсов. Формирователь импульсов содержит мажоритарный элемент и два синхронных D-триггера, R-входы которых соединены с входом обнуления формирователя импульсов, тактовые входы - с первым тактовым входом формирователя, информационный вход которого соединен с информационным входом первого D-триггера, прямой выход которого соединен с информационным входом второго D-триггера, прямой выход которого соединен с первым входом мажоритарного элемента, второй вход которого соединен с вторым тактовым входом формирователя, а выход - с третьим входом мажоритарного элемента и является выходом формирователя.

Указанная совокупность признаков позволяет повысить достоверность функционирования устройства за счет организации логической обработки сигналов на выходах каналов (счетчиков импульсов) с помощью схемы выделения низкой частоты, при этом изменение фазы выходного сигнала осуществляется только при появлении указанной фазы сигнала одновременно во всех каналах делителя. Указанная совокупность признаков позволяет расширить функциональные возможности устройства, заключающиеся в возможности выбора в широком диапазоне длительности его выходного сигнала за счет синхронизации каналов деления с помощью специального формирователя импульсов.

Принципиальная электрическая схема заявляемого резервированного делителя частоты приведена на чертеже.

Резервированный делитель частоты содержит первый 1, второй 2 и третий 3 счетчики импульсов, каждый из которых состоит из младших 4 и старших разрядов, формирователь 6 импульсов, первый 7, второй 8, третий 9 мажоритарные элементы, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 10, шину 11 счетных импульсов, шину 12 управления, шину 13 начальной установки. Счетные входы младших разрядов 4₁, 4₂, 4₃, являющиеся счетными входами счетчиков 1, 2 и 3, объединены и соединены с шиной 11. Входы блокировки младших разрядов 4₁, 4₂ и 4₃ объединены и соединены с шиной 12. Входы обнуления младших 4 и старших 5 разрядов счетчиков 1-3, а также вход обнуления формирователя 6 объединены и соединены с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый вход которого соединен с выходом формирователя 6, а второй вход - с шиной 13. Выходы младших разрядов 4₁, 4₂, 4₃ соединены с соответствующими счетными входами старших разрядов 5₁, 5₂, 5₃, выходы которых являются соответствующими выходами счетчиков 1-3 и соединены со своими входами блокировки старших разрядов. Первые входы мажоритарных элементов 7-9 объединены и соединены с выходом элемента 7, второй и третий входы которого соединены с выходами первого 1 и второго 2 счетчиков импульсов. Вторые входы мажоритарных элементов 8 и 9 объединены и соединены с выходом элемента 8. Третий вход элемента 8 соединен с выходом третьего 3 счетчика импульсов. Третий вход и выход элемента 9 объединены и соединены с информационным входом формирователя 6. Один из выходов младших разрядов 4₃ соединен с первым тактовым входом формирователя 6, второй тактовый вход которого соединен с шиной 11.

Мажоритарные элементы 7-9 образуют схему выделения низкой частоты. Счетчики 1-3 образуют соответственно первый, второй и третий каналы делителя. Формирователь 6 содержит первый 14 и второй 15 тактируемые D-триггеры и мажоритарный элемент 16. S-входы D-триггеров 14, 15 соединены с общей шиной 17 питания устройства. C-входы D-триггеров 14, 15 объединены и являются первым тактовым входом формирователя 6. R-входы D-триггеров 14, 15 объединены и являются входом обнуления формирователя 6. D-вход D-триггера 14 является информацмонным входом формирователя 6. Прямой выход D-триггера 14 соединен с D-входом D-триггера 16, прямой выход которого соединен с первым входом мажоритарного элемента 16, второй вход которого является вторым тактовым входом формирователя 6, а третий вход соединен с выходом элемента 16 и является выходом формирователя 6.

Резервированный делитель частоты работает следующим образом.

Под действием сигнала начальной установки, подаваемого по шине 13 через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 10, триггерные структуры счетчиков 1-3 и формирователя 6 устанавливаются в исходное нулевое состояние. При наличии сигнала "лог.1" на шине 12 управления счетчики 1-3 подготовлены для счета импульсов, поступающих по шине 11, причем переключение счетчиков осуществляется по переднему фронту входных счетных импульсов. Поскольку в первом полупериоде выходного сигнала устройства, формируемого на выходе элемента 9, на всех выходах счетчиков - сигнал "лог.0", этот же сигнал присутствует на выходе схемы выделения низкой частоты (выходе элемента 9). При периодическом опросе информационного входа формирователя 6 сигналами, поступающими на его первый тактовый вход, подтверждается нулевое состояние D-триггеров 14, 15. На выходе формирователя 6 - сигнал "лог.0". При появлении сигнала "лог.1" на всех трех выходах счетчиков 1-3 сигнал "лог.1" появится и на выходе элемента 9. В этом случае очередным тактовым сигналом, поступающим на первый тактовый вход формирователя 6, D-триггер 14 переключится в состояние "лог.1". Следующим тактовым сигналом в состояние "лог.1" переключится D-триггер 15, на выходе мажоритарного элемента 16 при этом сформируется одиночный импульс, по длительности равный входному счетному импульсу; с помощью этого импульса через элемент 10 осуществляется установка в нулевое исходное состояние триггерных структур счетчиков 1-3, а также D-триггеров 14, 15. При работе счетчиков 1-3 без сбоев и просчетов сигналы на их выходах изменяются одновременно, вслед за этим осуществляется обнуление счетчиков, поэтому кратковременная блокировка старших разрядов 5₁-5₃ на время формирования длительности выходного импульса устройства на работу схемы влияния практически не оказывает. Длительность выходного импульса резервированного делителя частоты равна двум периодам частоты на первом тактовом входе формирователя и может изменяться путем его подключения к соответствующим выходам младших разрядов 4₃. На этом цикл работы устройства заканчивается, в дальнейшем по мере поступления входных счетных импульсов по шине 11 процессы в схеме повторяются. В случае, если в одном из счетчиков импульсов 1-3 или даже одновременно в двух из счетчиков 1-3 возникнут отказы элементов, приводящих к снижению коэффициента пересчета и, как следствие, к аварийному повышению частоты на выходе соответствующих каналов, на выходе схемы выделения низкой частоты (выход мажоритарного элемента 9) частота сигнала будет равна самой низкой частоте, т.е. частоте исправного канала.

Это свойство схемы достигается за счет использования в качестве элементов логической обработки сигналов мажоритарных элементов 7-9 с обратными связями, в результате любое изменение фазы сигнала ("лог.0" или "лог.1") на выходе элемента 9 обеспечивается только при изменении фазы сигнала на выходах всех трех каналов. Блокировка старших разрядов 5₁-5₃ сигналами со своих выходов обеспечивает запоминание факта переполнения соответствующего канала делителя, что дает возможность синхронизировать каналы, находящиеся в любой фазе рассогласования (в том числе и в случае противофазного сигнала на одном из выходов каналов). Необходимо отметить, что в процессе синхронизации каналов младшие разряды 4₁-4₃ счетчиков 1-3 не блокируются, в результате промежуточные тактовые частоты во всех каналах счетчиков 1-3 формируются постоянно (t_бл=0).

Другой особенностью устройства является регламентированное значение максимальной задержки выходного импульса при сбое каналов в условиях электромагнитных помех или ионизирующего излучения. Величина указанной задержки не превышает одного периода выходной частоты резервированного делителя и обеспечивается использованием специальной двухтактной схемы формирователя 6. На выходе устройства (элемент 9) в этом случае формируется сигнал гарантированной длительности независимо от фазы выходных сигналов каналов, образованных счетчиками 1-3. Гарантированная длительность сигнала на выходе формирователя 6, равная длительности счетного импульса на шине 11 устройства, обеспечивается схемой триггера, построенного на мажоритарном элементе 16.

Таким образом, повышенная достоверность функционирования резервированного делителя частоты, заключающаяся в исключении возможности появления на его выходе сигналов повышенной частоты за счет отказов элементов в одном или одновременно в двух каналах делителя, обеспечивается за счет логической обработки сигналов на выходах каналов с помощью схемы выделения низкой частоты. Расширение функциональных возможностей резервированного делителя частоты, заключающихся в возможности выбора в широком диапазоне длительности его выходного сигнала, обеспечивается за счет использования для синхронизации каналов специальной двухтактной схемы формирователя импульсов.

В институте изготовлен лабораторный макет резервированного делителя частоты, испытания которого подтвердили его осуществимость и практическую ценность.

Изобретение относится к области импульсной техники. Сущность изобретения состоит в том, что резервированный делитель частоты содержит первый, второй и третий счетчики импульсов, каждый из которых состоит из младших и старших разрядов, формирователь импульсов, первый, второй и третий мажоритарные элементы, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, шину счетных импульсов, шину управления, шину начальной установки. 1 з.п. ф-лы, 1 ил.

1. Резервированный делитель частоты, содержащий три счетчика импульсов, счетный вход первого из которых соединен с шиной счетных импульсов, три мажоритарных элемента, первые входы которых объединены, вторые входы второго и третьего мажоритарных элементов соединены между собой, отличающийся тем, что счетчики импульсов выполнены с возможностью блокировки разрядов сигналами разных уровней, а в него введен формирователь импульсов, причем выходы первого и второго счетчиков импульсов соединены со своими входами блокировки старших разрядов и соответственно с вторым и третьим входами первого мажоритарного элемента, выход которого соединен с первым входом второго мажоритарного элемента, третий вход которого соединен с выходом третьего счетчика импульсов и его входом блокировки старших разрядов, а выход - с вторым входом третьего мажоритарного элемента, выход которого соединен со своим третьим входом и информационным входом формирователя импульсов, первый тактовый вход которого соединен с выходом одного из младших разрядов одного из счетчиков импульсов, второй тактовый вход - со счетными входами второго и третьего счетчиков импульсов и с шиной счетных импульсов, а выход - с входами обнуления счетчиков импульсов и формирователя импульсов, входы блокировки младших разрядов трех счетчиков импульсов объединены и подключены к шине управления делителя. 2. Делитель по п.1, отличающийся тем, что формирователь импульсов содержит мажоритарный элемент и два синхронных D-триггера, R-входы которых соединены с входом обнуления формирователя импульсов, тактовые входы - с первым тактовым входом формирователя, информационный вход которого соединен с информационным входом первого синхронного D-триггера, прямой выход которого соединен с информационным входом второго синхронного D-триггера, прямой выход которого соединен с первым входом мажоритарного элемента, второй вход которого соединен с вторым тактовым входом формирователя, а выход соединен с третьим входом мажоритарного элемента и является выходом формирователя.