РЕЗЕРВИРОВАННЫЙ СЧЕТЧИК Российский патент 2005 года по МПК H03K21/40 H03K21/10 H03K23/50 

Изобретение относится к вычислительной и импульсной технике и может быть использовано при построении высоконадежных резервированных систем для счета и обработки цифровой информации.

Известен резервированный счетчик импульсов, описание которого приведено в [1]. Устройство содержит m каналов, а в каждом канале n-разрядный счетчик, каждый разряд которого включает триггер, два элемента И и мажоритарный элемент, кроме этого, каждый канал содержит генератор импульсов и последовательно соединенные (n+1)-й мажоритарный элемент и элемент задержки.

Этот резервированный счетчик импульсов может самостоятельно восстанавливать информацию, потерянную при наличии сбоев, количество которых меньше, чем мажоритарное число M [M=(m+1):2] в каждом разряде счетчика. Однако для нормальной работы резервированного счетчика импульсов требуется, чтобы входные импульсы приходили синхронно или с незначительным разбегом по переднему и заднему фронтам, что ограничивает область применения устройства.

Наиболее близким техническим решением к предлагаемому является резервированный счетчик импульсов [2], содержащий m каналов, а в каждом канале n-разрядный счетчик, каждый разряд которого включает триггер, два элемента И и мажоритарный элемент, прямой и инверсный выходы которого соединены с первыми входами соответственно первого и второго элементов И, выход первого элемента И подключен к S-входу триггера, прямой выход мажоритарного элемента каждого разряда, кроме n-го, соединен с С-входом триггера последующего разряда, выходы триггеров одноименных одноименных разрядов всех каналов соединены с соответствующими входами мажоритарных элементов тех же разрядов всех каналов, кроме того, каждый канал содержит (n+1)-й мажоритарный элемент, первый элемент задержки, первый и второй элементы И-НЕ, (2n+1)-й и (2n+2)-й элементы И и реверсивный счетчик, при этом в каждом канале выходы первого и второго элементов И-НЕ соединены с первыми входами соответственно (2n+1)-го и (2n+2)-го элементов И, выходы которых подключены соответственно к суммирующему и вычитающему входам реверсивного счетчика, второй вход (2n+2)-го элемента И является входом данного канала резервированного счетчика, прямой и инверсный выходы первого разряда реверсивного счетчика соединены соответственно с первыми входами первого и второго элементов И-НЕ, а инверсный и прямой выходы второго разряда реверсивного счетчика соединены соответственно с вторыми входами первого и второго элементов И-НЕ, кроме того, прямой выход второго разряда реверсивного счетчика каждого канала соединен с первым входом (n+1)-го мажоритарного элемента этого канала, входы которого подключены к соответствующим входам (n+1)-х мажоритарных элементов других каналов.

Этот резервированный счетчик импульсов может самостоятельно восстанавливать информацию, потерянную при наличии сбоев, количество которых меньше, чем мажоритарное число М [М=(m+1):2] в каждом разряде счетчика. Недостаток этого устройства состоит в том, что он обеспечивает коэффициент деления, кратный 2ⁿ, а это во многих случаях не позволяет решить поставленную задачу, если требуется разделить частоту следования входных импульсов на некоторое произвольное целое число N, при этом входные импульсы не синхронизированы во времени, а вероятность сбоя резервированного счетчика должна быть минимальной.

Задача изобретения - расширение функциональных возможностей за счет реализации любого заданного коэффициента деления резервированного счетчика импульсов.

Эта задача достигается тем, что в резервированный счетчик, содержащий m каналов, а в каждом канале n-разрядный счетчик, каждый разряд которого включает триггер, два элемента И и мажоритарный элемент, прямой и инверсный выходы которого соединены с первыми входами соответственно первого и второго элементов И, выход первого элемента И подключен к S-входу триггера, прямой выход мажоритарного элемента каждого разряда, кроме n-го, соединен с С-входом триггера последующего разряда, выходы триггеров одноименных разрядов всех каналов соединены с соответствующими входами мажоритарных элементов тех же разрядов всех каналов, кроме того, каждый канал содержит (n+1)-й мажоритарный элемент, первый элемент задержки, первый и второй элементы И-НЕ, (2n+1)-й и (2n+2)-й элементы И и реверсивный счетчик, при этом в каждом канале выходы первого и второго элементов И-НЕ соединены с первыми входами соответственно (2n+1)-го и (2n+2)-го элементов И, выходы которых подключены соответственно к суммирующему и вычитающему входам реверсивного счетчика, второй вход (2n+2)-го элемента И является входом данного канала резервированного счетчика, прямой и инверсный выходы первого разряда реверсивного счетчика соединены соответственно с первыми входами первого и второго элементов И-НЕ, а инверсный и прямой выходы второго разряда реверсивного счетчика соединены соответственно с вторыми входами первого и второго элементов И-НЕ, кроме того, прямой выход второго разряда реверсивного счетчика каждого канала соединен с первым входом (n+1)-го мажоритарного элемента этого канала, входы которого подключены к соответствующим входам (n+1)-х мажоритарных элементов других каналов, дополнительно введены в каждый канал второй элемент задержки, (2n+3)-й элемент И и n-входовый элемент И, а в каждый разряд счетчика каждого канала введен элемент ИЛИ, выход которого соединен с R- входом триггера этого же разряда, а первый вход элемента ИЛИ подключен к выходу второго элемента И этого же разряда, вторые входы элементов ИЛИ всех разрядов каждого канала объединены между собой и соединены с выходом второго элемента задержки, вход которого подключен к выходу этого же канала и выходу (2n+3)-го элемента И, первый вход которого соединен с выходом n-входового элемента И этого же канала, а второй вход (2n+3)-го элемента И подключен ко вторым входам первого и второго элементов И каждого разряда, к второму входу (2n+1)-го элемента И и к выходу первого элемента задержки, вход которого соединен с выходом (n+1)-го мажоритарного элемента и с С-входом триггера первого разряда, при этом входы n-входового элемента И соединены с соответствующими выходами мажоритарного элемента каждого разряда счетчика.

На чертеже приведена блок-схема резервированного счетчика. Где 1 - триггер, 2 - мажоритарный элемент, 3 - первый элемент И, 4 - второй элемент И, 5 - элемент ИЛИ, 6 - первый элемент задержки, 7-(n+1)-й мажоритарный элемент, 8 - n-входовый элемент И, 9 - реверсивный счетчик, 10 - (2n+1)-й элемент И, 11 - (2n+2)-и элемент И, 12 - первый элемент И-НЕ, 13 - второй элемент И-НЕ, 14 - (2n+3)-й элемент И, 15 - второй элемент задержки, 16 - выход.

Резервированный счетчик содержит m каналов, каждый из которых включает n-разрядный счетчик. Каждый разряд счетчика содержит триггер 1, первый 3 и второй 4 элементы И, мажоритарный элемент 2 и элемент ИЛИ 5, первый вход которого соединен с выходом второго элемента И 4, вторые входы элементов ИЛИ 5 всех разрядов объединены между собой и подключены к выходу второго элемента задержки 15, выход элемента ИЛИ 5 соединен с R-входом триггера 1, S-вход которого подключен к выходу первого элемента И 3, а выход триггера 1 соединен с входом мажоритарного элемента 2 этого же разряда и соответствующими входами мажоритарных элементов 2 одноименных разрядов других каналов. Вторые входы первого 3 и второго 4 элементов И всех разрядов, (2n+1)-го 10 и (2n+3)-го 14 элементов И объединены между собой и соединены с выходом первого элемента задержки 6. Прямой и инверсный выходы мажоритарного элемента 2 соединены соответственно с первыми входами первого 3 и второго 4 элементов И, входы n-входового элемента И 8 соединены с соответствующими выходами мажоритарного элемента 2 каждого разряда счетчика, а выход n-входового элемента И 8 подключен к первому входу (2n+3)-го элемента И 14, выход которого соединен с входом второго элемента задержки 15 и выходом 16. Кроме этого, каждый канал содержит (n+1)-й мажоритарный элемент 7, первый элемент задержки 6, реверсивный счетчик 9, (2n+1)-й 10 и (2n+2)-й 11 элементы И, первый 12 и второй 13 элементы И-НЕ. При этом в каждом канале выходы первого 12 и второго 13 элементов И-НЕ соединены с первыми входами соответственно (2n+1)-го 10 и (2n+2)-го 11 элементов И, выходы которых подключены соответственно к суммирующему и вычитающему входам реверсивного счетчика 9. Второй вход (2n+2)-го элемента И 11 является входом данного канала резервированного счетчика, выход (n+1)-го мажоритарного элемента 7 соединен с входом первого элемента задержки 6 и С-входом триггера 1 первого разряда. Прямой и инверсный выходы первого разряда реверсивного счетчика 9 соединены соответственно с первыми входами первого 12 и второго 13 элементов И-НЕ, а инверсный и прямой выходы второго разряда реверсивного счетчика 9 соединены соответственно со вторыми входами первого 12 и второго 13 элементов И-НЕ, кроме этого, прямой выход второго разряда реверсивного счетчика 9 соединен с первым входом (n+1)-го мажоритарного элемента 7 и соответствующими входами (n+1)-го мажоритарного элемента 7 других каналов. Прямой выход мажоритарного элемента 2 соединен с С-входом триггера 1 последующего разряда.

Резервированный счетчик работает следующим образом (для простоты примем m=3 и что все реверсивные счетчики 9 находятся в нулевом состоянии, а логической единице соответствует высокий уровень сигнала). Пусть на входы каждого канала резервированного счетчика поступают импульсы, не синхронизированные по времени. Предположим, что резервированный счетчик должен осуществлять деление входных импульсов на некоторое число N, а выходные импульсы должны формироваться синхронно и определяться средней из частот следования входных импульсов, разделенной на число N. При поступлении на вход первого канала импульса последний проходит через (2n+2)-й элемент И 11 (при нулевом состоянии первого и второго разрядов реверсивного счетчика 9 на выходе первого 12 и второго 13 элементов И-НЕ высокий уровень) на вычитающий вход реверсивного счетчика 9 и переводит его в состояние 01. Выходной сигнал с прямого выхода второго разряда реверсивного счетчика 9 (высокий уровень) поступает на вход мажоритарных элементов 7 всех каналов и второй вход второго элемента И-НЕ 13 первого канала, устанавливает на его выходе низкий уровень, блокируя тем самым поступление следующего импульса первого канала. Если далее поступает импульс на вход второго канала, то он, проходя через (2n+2)-й элемент И 11, переводит его в состояние 01. Выходной сигнал с прямого выхода второго разряда реверсивного счетчика 9 (высокий уровень) второго канала поступает на другие входы мажоритарных элементов 7 всех каналов и второй вход второго элемента И-НЕ 13 первого канала, устанавливает на его выходе низкий уровень, блокируя тем самым поступление следующего импульса второго канала. Образованные два сигнала высокого уровня на входах мажоритарных элементов 7 всех каналов формируют на их выходах высокий уровень, который поступает на вход первого элемента задержки 6 всех каналов.

По истечении времени задержки τ₁ выходной сигнал высокого уровня первого элемента задержки 6 каждого канала поступает на вход (2n+1)-го элемента И 10 и с его выхода на суммирующий вход реверсивного счетчика 9. В результате реверсивный счетчик 9 первого и второго каналов устанавливается в состояние 00, а реверсивный счетчик 9 третьего канала устанавливается в состояние 10. Кроме того, выходной сигнал первого элемента задержки 6 всех каналов поступает на вторые входы первого 3 и второго 4 элементов И всех разрядов, разрешая прохождение сигналов с прямого и инверсного выходов мажоритарного элемента 2 на S- или R-входы триггера 1. В зависимости от состояния триггеров 1 каждого разряда всех каналов на его S- или R-входы проходит сигнал, соответствующий большинству (определяется мажоритарным элементом 2). Иначе говоря, если в процессе счета импульсов произошел сбой в одном из разрядов какого-либо канала, то происходит восстановление состояния этого разряда. Если далее поступает импульс на вход третьего канала, то этот импульс проходит на вычитающий вход реверсивного счетчика 9 третьего канала и устанавливает его в состояние 00, приводя тем самым все реверсивные счетчики 9 в исходное состояние.

Далее схема работает аналогичным образом. Как следует из приведенного выше описания, на вход С триггера 1 первого разряда счетчика каждого канала с выхода (n+1)-го мажоритарного элемента 7 синхронно поступают импульсы, частота следования которых определяется средней из частот входных импульсов, не синхронизированных по времени. Все разряды счетчика импульсов каждого канала переключаются синхронно, и при поступлении очередных импульсов с выхода (n+1)-го мажоритарного элемента 7 на входы счетчика импульсов происходит восстановление информации в каждом разряде каждого канала по принципу мажоритарного большинства, если до этого произошел сбой в каком-либо разряде.

Предположим, что требуется осуществлять деление частоты на число N. Пусть число разрядов счетчика n=4, а коэффициент деления N=10. Число 10 в двоичном коде представляется в виде 0101. Заведем на n входов элемента И 8 следующие сигналы: с инверсного выхода мажоритарного элемента 2 первого разряда, с прямого выхода мажоритарного элемента 2 второго разряда, с инверсного выхода мажоритарного элемента 2 третьего разряда, с прямого выхода мажоритарного элемента 2 четвертого разряда. После того как на вход счетчиков импульсов каждого канала поступят 10 импульсов, состояние триггеров 1 каждого канала будет соответствовать комбинации 0101. В этом случае на инверсном выходе мажоритарного элемента 2 первого канала, на прямом выходе мажоритарного элемента 2 второго канала, на инверсном выходе мажоритарного элемента 2 третьего канала, на прямом выходе мажоритарного элемента 2 четвертого канала будет высокий уровень и на выходе n-го элемента И 8 появляется сигнал высокого уровня, который при наличии разрешающего сигнала с выхода первого элемента задержки 6 проходит через (2n+3)-й элемент И 14 на вход второго элемента задержки 15.

По окончании времени задержки τ₂ с выхода второго элемента задержки 15 сигнал высокого уровня поступает на вход элементов ИЛИ 5 всех разрядов, а с их выходов на R-вход всех триггеров каждого канала и обнуляет их. Таким образом, после поступления каждого десятого входного импульса триггеры 1 всех разрядов каждого канала обнуляются и на выходах 16 каждого канала появляются импульсы, кратные числу 10 (N). Для исключения состязания фронтов выбирается τ₂>τ₁.

Таким образом, рассмотренная схема резервированного счетчика импульсов позволяет разделить частоту поступающих входных импульсов на произвольное число N, при этом производится деление средней из частот с обеспечением синхронной работы счетчиков каждого канала и восстановлением информации в каждом разряде каждого канала при случайном сбое.

Как видно из описания работы резервированного счетчика, положительный эффект заключается в том, что он обеспечивает деление частоты входных несинхронизированных импульсов на произвольное число N с восстановлением информации в каждом разряде каждого канала при случайном сбое.

Предлагаемая совокупность признаков в рассмотренных автором решениях не встречалась для решения поставленной задачи и не следует явным образом из уровня техники, что позволяет сделать вывод о соответствии технического решения критериям "новизна" и "изобретательский уровень". В качестве элементов для реализации устройства можно использовать логические элементы цифровых микросхем любых серий, например 564 и т.д. В качестве элементов задержки 7 можно использовать реле времени, например, РДВ-11.

Источники информации

1. Патент Российской Федерации N 2122282, кл. 6 Н 03 К 21/40, G 06 F 11/18, от 13.05.1997. Резервированный счетчик импульсов.

2. Патент Российской Федерации N 2174284, кл. 7 Н 03 К 21/40, 21/10, 23/50 от 27.09.2001. Резервированный счетчик импульсов.

Изобретение относится к вычислительной и импульсной технике и может быть использовано при построении высоконадежных резервированных систем для счета и обработки цифровой информации. Техническим результатом является расширение функциональных возможностей за счет обеспечения деления частоты входных импульсов на произвольное число N. Устройство содержит m каналов, каждый из которых состоит из триггера, мажоритарных элементов, элементов И, элементов ИЛИ, элементов задержки, элементов И-НЕ, реверсивного счетчика. 1 ил.

Резервированный счетчик, содержащий m каналов, а в каждом канале n-разрядный счетчик, каждый разряд которого включает триггер, два элемента И и мажоритарный элемент, прямой и инверсный выходы которого соединены с первыми входами соответственно первого и второго элементов И, выход первого элемента И подключен к S-входу триггера, прямой выход мажоритарного элемента каждого разряда, кроме n-го, соединен с С-входом триггера последующего разряда, выходы триггеров одноименных разрядов всех каналов соединены с соответствующими входами мажоритарных элементов тех же разрядов всех каналов, кроме того, каждый канал содержит (n+1)-й мажоритарный элемент, первый элемент задержки, первый и второй элементы И-НЕ, (2n+1)-й и (2n+2)-й элементы И и реверсивный счетчик, при этом в каждом канале выходы первого и второго элементов И-НЕ соединены с первыми входами соответственно (2n+1)-го и (2n+2)-го элементов И, выходы которых подключены соответственно к суммирующему и вычитающему входам реверсивного счетчика, второй вход (2n+2)-го элемента И является входом данного канала резервированного счетчика, прямой и инверсный выходы первого разряда реверсивного счетчика соединены соответственно с первыми входами первого и второго элементов И-НЕ, а инверсный и прямой выходы второго разряда реверсивного счетчика соединены соответственно с вторыми входами первого и второго элементов И-НЕ, кроме того, прямой выход второго разряда реверсивного счетчика каждого канала соединен с первым входом (n+1)-го мажоритарного элемента этого канала, входы которого подключены к соответствующим входам (n+1)-х мажоритарных элементов других каналов, отличающийся тем, что в него дополнительно введены в каждый канал второй элемент задержки, (2n+3)-й элемент И и n-входовый элемент И, а в каждый разряд счетчика каждого канала введен элемент ИЛИ, выход которого соединен с R-входом триггера этого же разряда, а первый вход элемента ИЛИ подключен к выходу второго элемента И этого же разряда, вторые входы элементов ИЛИ всех разрядов каждого канала объединены между собой и соединены с выходом второго элемента задержки, вход которого подключен к выходу этого же канала и выходу (2n+3)-го элемента И, первый вход которого соединен с выходом n-входового элемента И этого же канала, а второй вход (2n+3)-го элемента И подключен ко вторым входам первого и второго элементов И каждого разряда, к второму входу (2n+1)-го элемента И и к выходу первого элемента задержки, вход которого соединен с выходом (n+1)-го мажоритарного элемента и с С-входом триггера первого разряда, при этом входы n-входового элемента И соединены с соответствующими выходами мажоритарного элемента каждого разряда счетчика.