УСТРОЙСТВО ДЛЯ ПОСТРОЕНИЯ ПРОГРАММИРУЕМЫХ ЦИФРОВЫХ МИКРОПРОЦЕССОРНЫХ СИСТЕМ Российский патент 2008 года по МПК G05B19/08 

Предлагаемое устройство служит для построения систем управления и регулирования простыми и сложными технологическими объектами в промышленности, на транспорте и для создания вычислительных систем.

Известно устройство, которое в самом себе содержит входной блок, принимающий сигналы от датчиков и формирующий определенный код на своем выходе, выходной блок для записи и хранения полученных значений кодов, поступающих из многоканального операционного и коммутационно-вычислительного блоков, программный блок, где хранится программа работы устройства, блок оперативной памяти для хранения промежуточных результатов вычислений, блок синхронизации, блок условных переходов с двумя шинами (1).

Недостатком данного устройства является структурная сложность, связанная с наличием двух шин в блоке условных переходов.

Наиболее технически близким является устройство, содержащее входной блок, принимающий сигналы от датчиков и формирующий определенный код на своем выходе, выходной блок для записи и хранения полученных значений кодов, поступающих из многоканального операционного и коммутационно-вычислительного блоков, программный блок, где хранится программа работы устройства, блок оперативной памяти для хранения промежуточных результатов вычислений, блок синхронизации, блок условных переходов с первыми /едиными/ шинами, связанными с соответствующими входами счетчика импульсов и двух рядов ячеек памяти, а также с выходами двух рядов электронных ключей, связанных входами с выходами двух рядов ячеек памяти (2).

Недостатком данного устройства является ограничение числа последовательно подаваемых двоичных кодов при поразрядном вычислении логических функций И и ИЛИ, что ведет к снижению быстродействия и усложнению программирования данного процесса, а также отсутствие возможности ускоренного переноса при арифметических операциях.

Целью предлагаемого изобретения является повышение быстродействия и упрощение процесса программирования.

С этой целью в устройство для построения программируемых цифровых микропроцессорных систем, содержащее в себе входной блок, принимающий сигналы от датчиков и формирующий определенный код на своем выходе, выходной блок для записи значений кодов, поступающих из всех логических каналов в ячейки памяти, и передачи их через цифроаналоговые преобразователи на электроисполнительные механизмы, программный блок, блок оперативной памяти, блок синхронизации и коммутационно-вычислительный блок, состоящий из элемента И-ИЛИ, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, пяти элементов И, ячейки памяти, элементов ИЛИ и НЕ, первые входы двух И элемента И-ИЛИ соединены соответственно с третьим и четвертым выходами дешифратора, а вторые входы подключены к выходу входного блока, соединенного первой и второй группами входов с группой информационных выходов объекта управления и с группой адресных выходов программного блока, а также к выходу блока оперативной памяти, выход элемента И-ИЛИ подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с определенным выходом программного блока, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ связан с первым входом третьего элемента И, соединенного вторым входом с соответствующим выходом блока синхронизации, а выходом - с управляющим входом ячейки памяти, а ее информационный вход связан с выходом элемента ИЛИ, второй вход которого подключен к выходу пятого элемента И, второй вход последнего соединен с определенной шиной программного блока, первый вход пятого элемента И подключен к выходу элемента НЕ, а вход последнего связан с вторым входом четвертого элемента И и с соответствующей шиной программного блока, первый вход четвертого элемента И подключен к инверсному выходу ячейки памяти, а его выход соединен с первым входом элемента ИЛИ, прямой выход ячейки памяти связан с информационными входами выходного блока и блока оперативной памяти, первые входы первого и второго элементов И подключены к первому и второму выходам дешифратора, их вторые входы объединены и связаны с соответствующим выходом блока синхронизации, а выходы соединены с соответствующими входами выходного блока и блока оперативной памяти для управления записью информации, многоканальный операционный блок, содержащий управляемый элемент, девять элементов И, семь элементов ИЛИ, первый и второй дешифраторы, управляемую ячейку памяти и "n" параллельно работающих логических каналов, имеющих одинаковую структуру, каждый их которых содержит внутри самого себя элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый, второй и третий элементы И, первый и второй элементы ИЛИ, первый и второй счетные триггеры, при этом в каждом логическом канале многоканального операционного блока выход логического элемента ИСКЛЮЧАЮЩЕЕ ИЛИ связан с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, связанного вторым выходом с первым входом первого элемента И, а выход соединен с первым входом третьего элемента И, выход последнего связан со счетным входом первого счетного триггера, выход которого подключен к второму входу первого элемента И и к счетному входу второго счетного триггера, выход последнего соединен с первым входом второго элемента ИЛИ, второй вход которого подключен к выходу первого элемента И, при этом внутри многоканального операционного блока, выход первого элемента ИЛИ связан с вторыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ логических каналов, первый и второй входы первого элемента ИЛИ связаны соответственно с выходами первого и второго элементов И, причем два входа первого элемента И подключены к одному из выходов второго дешифратора и выходу третьего элемента ИЛИ, входы которого соединены с двумя соответствующими выходами первого дешифратора, первый вход второго элемента И связан с одним из входов третьего элемента ИЛИ и с определенным выходом первого дешифратора, второй вход второго элемента И подключен к выходу седьмого элемента И, первый и второй входы второго элемента ИЛИ подключены к выходам шестого и седьмого элементов И, а третий вход - к выходу третьего элемента И, входы которого соединены с соответствующим выходом второго дешифратора и с выходом первого элемента НЕ, вход которого связан с выходом третьего элемента ИЛИ, первые входы шестого и седьмого элементов И подключены к соответствующим выходам второго дешифратора, а вторые входы соответственно - к прямому и инверсному выходам управляемой ячейки памяти, информационный вход которой соединен с выходом второго элемента ИЛИ последнего логического канала, а управляющий вход управляемой ячейки памяти связан с выходом четвертого элемента И, первый вход которого подключен, вместе с первыми входами вторых элементов И всех логических каналов, к соответствующему выходу первого дешифратора, второй вход четвертого элемента И, вместе с вторыми входами третьих элементов И всех логических каналов, соединены с определенным выходом блока синхронизации, а третий вход четвертого элемента И связан с определенным выходом второго дешифратора, в многоканальном операционном блоке управляющий вход управляемого элемента соединен с определенным выходом программного блока и с первым входом пятого элемента ИЛИ, выход последнего подключен к первому входу девятого элемента И, в коммутационно-вычислительном блоке первые входы третьего и четвертого элементов И, элемента И-ИЛИ соответствующим образом подключены к определенным выходам первого дешифратора, а вторые входы связаны соответственно с выходом управляемого элемента и упомянутым выходом второго элемента ИЛИ последнего логического канала в многоканальном операционного блоке, входы первого и второго дешифраторов подключены к командным шинам программного блока, выход второго элемента ИЛИ первого логического канала соединен с вторым входом второго элемента И второго логического канала, выход второго элемента ИЛИ второго логического канала связан с вторым входом второго элемента И третьего логического канала и т.д. до последнего логического канала, второй вход второго элемента И первого логического канала подключен к выходу второго элемента ИЛИ многоканального операционного блока, где инверсный выход управляемой ячейки памяти соединен с соответствующим входом выходного блока, второй вход пятого элемента ИЛИ связан с одной из общих шин системы связи, передающей первый разряд кодового слова, второй вход девятого элемента И связан с выходом третьего элемента ИЛИ, входы восьмого элемента И подключены к выходам шестого элемента ИЛИ и к выходу блока синхронизации, а выход соединен с первым входом четвертого элемента ИЛИ, выход которого связан с входами сброса в "0" вторых счетных триггеров всех логических каналов, входы пятого элемента И подключены к определенным выходам программного блока и блока синхронизации, а выход соединен с вторым входом четвертого элемента ИЛИ и с входами сброса в "0" первых счетных триггеров всех логических каналов, также систему связи, которая охватывает соответствующие блоки и содержит первые и второй электронные ключи, общие шины, логический элемент, формирующий сигналы на своих выходах аналогично сигналам на первых четырех выходах первого дешифратора многоканального операционного блока, в который введены шестой и седьмой элементы ИЛИ, элемент ИЛИ-НЕ, электронный выключатель и логический модуль ЛМ, структура которого и его функционирование определяется логическими функциями , , , , , где и являются входами логического модуля ЛМ и связаны с соответствующими командными шинами программного блока, a C', C", C^o, и C₀ являются выходами логического модуля ЛМ и соединены с соответствующими входами модулей сдвига разрядов МСР, введенных вместе с четвертым элементом И в каждый логический канал, причем модуль сдвига разрядов МСР1 введен во все каналы, кроме первого и последнего, и реализует логические функции У'₁=(b'⊕b")·C"·t₁, У'₂=(b'⊕b")·C'·t₁, где У'₁ и У'₂ являются выходами модуля МСР1 и связаны с третьим и четвертым входами первого элемента ИЛИ данного и последующего логических каналов, сигналы b', b", C', C", t₁ являются входными для МСР1, причем b', b" поступают с выходов первых счетных триггеров данного и последующего логических каналов, С' и C" приходят с выходов логического модуля ЛМ, t₁ поступает с выхода элемента ИЛИ-НЕ многоканального операционного блока, модуль МСР2 в первом логическом канале реализует логические функции , и , где У₁, У₂ и У₃ служат выходами модуля МСР2 и связаны с третьим и четвертым входами первого элемента ИЛИ первого логического канала и с четвертым входом первого элемента ИЛИ второго логического канала, а b₁, b₂, C', C", C^o, , t₁ являются входами модуля МСР2 и соединены с выходами первых счетных триггеров первого и второго логических каналов, с четырьмя выходами логического модуля ЛМ и с выходом элемента ИЛИ-НЕ многоканального операционного блока, модуль МСР3 определяется логической функцией У₁"=b_n·C"·t₁, где сигнал У₁" поступает с выхода модуля МСР3 на третий вход первого элемента ИЛИ последнего логического канала, сигналы b_n, С", t₁ приходят на входы модуля МСР3 соответственно с выхода первого счетного триггера последнего логического канала, с выхода логического модуля ЛМ и с выхода элемента ИЛИ-НЕ многоканального операционного блока, где на информационные входы управляемого элемента и электронного выключателя поступают сигналы с выходов первых счетных триггеров всех логических каналов, а управляющий вход электронного выключателя связан с выходом седьмого элемента ИЛИ, два входа которого и два входа шестого элемента ИЛИ подключены к трем выходам первого дешифратора и к выходу модуля ЛМ, выход девятого элемента И соединен с первыми входами четвертых элементов И в каждом логическом канале, вторые входы четвертых элементов И каждого логического канала вместе с информационными выходами электронного выключателя многоканального операционного блока связаны с общими шинами системы связи, а выходы четвертых элементов И в каждом логическом канале соединены с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, общие шины также подключены к выходам первого и второго электронных ключей системы связи и к многоразрядным входам блока оперативной памяти и выходного блока, входы первого и второго электронных ключей связаны с многоразрядными выходами входного блока и блока оперативной памяти, управляющие входы первого и второго электронных ключей, блока оперативной памяти и выходного блока соединены с соответствующими выходами логического элемента, три входа которого объединены с соответствующими тремя входами первого дешифратора многоканального операционного блока и с тремя выходами программного блока, в коммутационно-вычислительном блоке имеются элемент И-НЕ, причем входы элемента И-НЕ соединены с пятым выходом дешифратора и с прямым выходом ячейки памяти, а выход элемента И-НЕ связан с третьими входами четвертых элементов И всех логических каналов многоканального операционного блока, с третьим входом первого элемента И блока оперативной памяти и с третьим входом элемента И выходного блока, шестой элемент И, подключенный входами к шестому выходу дешифратора и прямому выходу ячейки памяти, в счетчик импульсов программного блока введены второй ключ, элементы И и ИЛИ, причем информационные входы второго ключа соединены с общими шинами системы связи, а выходы второго ключа связаны с информационными входами электронного ключа в счетчике импульсов программного блока, управляющий вход второго ключа подключен к выходу шестого элемента И коммутационно-вычислительного блока и к первому входу элемента ИЛИ, второй вход которого соединен с определенным выходом модуля управления блока условных переходов, выход элемента ИЛИ связан с первым входом элемента И, второй вход которого подключен к выходу блока синхронизации, а выход соединен с входом включения электронного ключа счетчика импульсов программного блока, управляемый элемент в многоканальном операционном блоке реализует функцию ИЛИ или ИСКЛЮЧАЮЩЕЕ ИЛИ в зависимости от значения сигнала на его управляющем входе, введенные первая и вторая командные шины управления, выходящие из программного блока, блок условных переходов, содержащий модуль управления, первые шины, счетчик импульсов, например один, несколько рядов ячеек памяти, например два, соответствующее число электронных ключей, например три, при этом выходы счетчика импульсов соединены с входами третьего ряда электронных ключей, выходы первого ряда ячеек памяти связаны с входами первого ряда электронных ключей, выходы второго ряда ячеек памяти подключены к входам второго ряда электронных ключей, входы счетчика импульсов, первого и второго рядов ячеек памяти связаны с первыми шинами и соответственно в программный блок введен третий электронный ключ, связанный входами с определенными выходами постоянного запоминающего устройства ПЗУ, а выходами - с первой шиной блока условных переходов и с соответствующими входами блоков входного, выходного и оперативной памяти, а в блоке условных переходов первая шина подключена к выходам трех рядов электронных ключей, и модуль управления имеет пять входов и девять выходов и реализует булевы функции: У"₁=a'₁·a₂·a₃, , , , , , , , , где в модуле управления a'₁ - входной сигнал, поступающий на первый вход с выхода программного блока, a₂ и a₃ - входные сигналы, поступающие на второй и третий входы с соответствующих вводов программного блока, α и Z - входные сигналы, поступающие на четвертый и пятый входы с выхода ячейки памяти /триггера/ коммутационно-вычислительного блока и с определенного выхода блока синхронизации, У"₁, У"₂, У"₃ - сигналы, идущие соответственно из первого, второго и третьего выходов и поступающие на входы включения записью в счетчик импульсов и в первый и второй ряды ячеек памяти, У"₄, У"₅ и У"₆ - сигналы, идущие из четвертого, пятого и шестого выходов на входы включения первого, второго и третьего рядов электронных ключей, У"₇, У"₈ - сигналы, поступающие из седьмого и восьмого выходов соответственно на счетный вход счетчика импульсов и на управляющий вход электронного ключа программного блока, У"₉ - сигнал, поступающий из девятого выхода на управляющий вход третьего электронного ключа программного блока, в первый счетный триггер для каждого логического канала дополнительно ввели одну ячейку памяти, первый и второй элементы ИЛИ, первый и второй элементы И, причем выходы первого и второго элементов И связаны с входами первого элемента ИЛИ, выход которого соединен с информационным входом ячейки памяти, инверсный выход последней подключен к первому входу второго элемента И, второй вход которого соединен с выходом второго элемента ИЛИ, входы последнего связаны с выходом элемента ИЛИ-НЕ многоканального операционного блока и с соответствующей командной шиной программного блока, входы первого элемента И первого счетного триггера подключены к определенной командной шине программного блока и к выходу третьего элемента ИЛИ многоканального операционного блока, прямой выход ячейки памяти в каждом первом счетном триггере является его выходом и связан соответственно с входами модулей сдвига разрядов МСР1, МСР2, и МСР3 в определенных логических каналах, а также с информационными входами управляемого элемента и электронного выключателя в многоканальном операционном блоке, вход управления ячейки памяти первого счетного триггера является его счетным входом и соединен с выходом третьего элемента И в каждом логическом канале, а вход сброса в "0" указанной ячейки памяти одновременно служит входом сброса в "0" первого счетного триггера и подключен во всех логических каналах к выходу пятого элемента И многоканального операционного блока, а в устройство введен блок ускоренного переноса БУП, структура и работа которого определяется логическими функциями:

где М₁...М_n - выходы блока БУП, связанные с входами второго элемента ИЛИ всех логических каналов соответственно,

- выходы блока БУП, связанные с входами второго элемента ИЛИ второго и последующих логических каналов соответственно,

- выходы блока БУП, соединенные с входами второго элемента ИЛИ третьего и последующих логических каналов соответственно;

...

...

и - выходы блока БУП, подключенные к входам второго элемента ИЛИ предпоследнего и последнего логических каналов;

- выход блока БУП, подключенный к входу, второго элемента ИЛИ последнего логического канала;

П₁...П_n-1 - входы блока БУП, соединенные с выходами второго элемента ИЛИ всех логических каналов, кроме последнего, соответственно;

b₁...b_n - входы блока БУП, связанные с выходами первых счетных триггеров всех логических каналов соответственно;

А - вход блока БУП, связанный с выходом второго элемента ИЛИ многоканального операционного блока.

Работа блока ускоренного переноса БУП определяется из анализа последних логических функций. При этом факт переноса возникает, когда соответствующие единичные сигналы на выходах b₁...b_n первых счетных триггеров в логических каналах совпадают с единичными сигналами на выходах П₁...П_n-1 вторых элементов ИЛИ предыдущих логических каналов или с выходом А второго элемента ИЛИ многоканального операционного блока, и в этом случае сигнал переноса непосредственно, а не последовательно через первые элементы И логических каналов, распространяется от младших разрядов к старшим, т.е. от предыдущих логических каналов к последующим сверху вниз. Такой процесс реализации переноса при осуществлении арифметических операций дает возможность повысить быстродействие устройства для построения программируемых цифровых микропроцессорных систем за счет сокращения длительности такта, на котором реализуется процесс переноса.

Устройство состоит из изображенных на фиг.1 входного блока 1, одна группа входов которого подключена к дискретным датчикам и источникам двоичного кода /на схеме не показаны/ Х₁...Х_R, а вторая группа входов соединена с адресными шинами С₁₂...С_j, связанного с коммутационно-вычислительным блоком 2, подключенным к блоку оперативной памяти 3, выходному блоку 4, блоку программ 5 и блоку синхронизации 6, выход которого соединен с многоканальным операционным блоком 7, содержащим первый и второй дешифраторы 8 и 9, последний связан с первым входом первого элемента И 10, подключенным вторым входом к выходу третьего элемента ИЛИ 11, соединенному своим входом с первым входом второго элемента И 12, подключенному вторым входом, через второй элемент ИЛИ 13 к третьему элементу И 14, а выходом - к первому элементу ИЛИ 15, выход которого связан с соответствующими входами всех логических каналов из "n", пятый элемент ИЛИ 107, управляемый элемент 16, управляемую ячейку памяти 17, шестой элемент И 18, седьмой элемент И 19, четвертый элемент И 20, пятый элемент И 21, четвертый элемент ИЛИ 22, восьмой и девятый элементы И 72 и 73, шестой элемент ИЛИ 74, седьмой элемент ИЛИ 75, элементы ИЛИ-НЕ 76 и первый НЕ 112, электронный выключатель 77 логического модуля ЛМ и изображенных на фиг.10 общих шин 80, логического элемента /дешифратора/ 81, два выхода которого связаны с первым электронным ключом 32 и вторым электронным ключом 83, а два других выхода логического элемента 81 соединены с соответствующими входами блока оперативной памяти и выходного блока, блока условных переходов 86.

В блоке 7 выходы дешифраторов 8 и 9 обозначены е1...e7, D1...D3, .

Два выхода элемента 81, связанных с входами ключей 82 и 83, обозначены через e1 и e2 соответственно, а два других выхода элемента 81, связанных с блоками 3 и 4, обозначены соответственно через e3 и e4. Значения сигналов e1...е4 на выходе элемента 81 аналогичны значениям сигналов е1...е4 на выходах дешифратора 8 в блоке 7 соответственно. Одновременно активизируется только один сигнал.

Электронный выключатель 77 в блоке 7, ключи 82 и 83, элемент 81 и общие шины 80 введены для организации обмена информацией по общим шинам 80, между блоками 1, 3, 4 и блоком 7 в обе стороны. При активизации сигнала е1 соответственно на выходах элемента 81 и дешифратора 8 блока 7 ключ 82 пропускает значение кода Q1...Q_n с выходов входного блока 1 на входы логических каналов в блоке 7 по общим шинам 80. При том выходы /сигналы/ e2...e4 не активизированы, выключатель 77 в блоке 7 и ключ 83 закрыты, и на их выходах присутствует высокий импеданс сопротивления. В случае активизации сигнала /выходов/ e2 ключ 83 пропускает код Р₁...Р_n с выходов блока 3 на входы логических каналов в блоке 7 по общим шинам 80. При этом ключ 82 и выключатель 77 в блоке 7 закрыты, и на их выходах имеется высокий импеданс сопротивления. При активизации е3, либо е4 активизируется выход элемента ИЛИ 75, и выключатель 77 в блоке 7 пропускает значение кода В₁...В_n с выходов логических каналов на ряды ячеек памяти соответственно в блок 3 либо в блок 4, а на выходах ключей 82 и 83 присутствует высокий импеданс сопротивления. , - командные сигналы /шины/ на выходах блока 5, управляющие блоками 2, 7, 86, 97. С'₁₂...С'_j - адресные команды /шины/, определяющие адреса источников и приемников информации в блоках 1, 3, 4, идут с выходов блока 5.

Х_K+1...Х_R - входные дискретные сигналы от датчиков /кнопки, путевые выключатели и т.д./.

B₁...В_n - выходы логических каналов, поступающие с первых счетных триггеров 29.

Х₁...Х_n, ..., Х_m...Х_к - многоразрядные двоичные коды /сигналы/, например с аналого-цифровых преобразователей, где левые разряды являются младшими. Т1...Т_n+1 - информационные данные на общих шинах 80.

Входы блоков, каналов и элементов указаны входящими стрелками.

На фиг.2 изображена структура логических каналов, входящих в многоканальный операционный блок 7. Каждый из "n" логических каналов состоит из четвертого элемента И 23, связанного выходом с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 24, выход которого соединен с первым входом первого элемента ИЛИ 25, первого элемента И 26, соединенного первым входом с вторым входом второго элемента И 27, своим выходом элемент 25 соединен с входом третьего элемента И 28, выход которого связан с счетным входом первого счетного триггера 29, выход которого связан со счетным входом второго счетного триггера 30, к выходу последнего подключен первый вход второго элемента ИЛИ 31, второй вход этого элемента связан с выходом элемента И 26, модуля сдвига разрядов двоичного кода МСР2 для первого канала, модуля сдвига разрядов МСР3 для последнего канала и модулей сдвига разрядов МСР1 для остальных каналов, позволяющих сдвигать двоичные коды в обе стороны, а также производить циклический сдвиг кодов с переносом старшего разряда в младший.

Пример входного блока 1 представлен на фиг.3 и содержит ряд электронных ключей 32, на входы которых поступают разряды двоичных кодов Х₁...Х_n, ..., Х_m...Х_к и которые поочередно, по соответствующему сигналу первого дешифратора 33, пропускают определенный двоичный код на выходы Q₁...Q_n в зависимости от значений адресных команд С'12...С'_е, элементы И 34, на первые входы которых поступают биты информационных сигналов Х_K+1...Х_R, вторые входы элементов И 34 подключены к выходам второго дешифратора 35, и в зависимости от значений адресных команд С'_е+1...С'_j, при помощи активизации определенного выхода дешифратора 35, соответствующий бит информации появляется на выходе элемента ИЛИ 36.

Пример коммутационно-вычислительного блока 2 представлен на фиг.4 и он состоит из дешифратора 37, подключенного входами к блоку программ 5, первыми двумя выходами дешифратор 37 соединен с входами первого и второго элементов И 38 и И 39, а вторыми двумя выходами - к входам элемента 2-2-2-2И-4ИЛИ 40, выход которого соединен с входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 41, выход последнего связан с входом третьего элемента И 42, подключенного выходом к управляющему входу ячейки памяти триггера 43, информационный вход которой соединен с выходом элемента ИЛИ 44, первый вход этого элемента связан с выходом четвертого элемента И 45, а второй вход подключен к выходу пятого элемента И 46, первый вход которого соединен с выходом элемента НЕ 47, элемента И-НЕ 106 шестого элемента И 108 со своими связями.

Пример блока оперативной памяти 3 представлен на фиг.5 и он содержит ряды ячеек памяти 48, в один из этих рядов ячеек памяти записываются значения двоичного кода Т1...Т_n, поступающие с выходов модулей МРФ, через выключатель 77 блока 7 по импульсу d2 и команде e3, поступающих на входы первого элемента И 70 из блоков 6 и 7 и выхода элемента 81, формируя импульс разрешения записи в ряды ячеек памяти 48. Считывание двоичного кода с выходов одного из рядов ячеек памяти 48 осуществляется электронными ключами 50 по команде с выхода дешифратора 49, в зависимости от значений адресов С'₁₂...С'_e, ряд однобитовых ячеек памяти 51, куда записываются результаты промежуточных вычислений булевых функций в блоке 2, по команде из блока 2 и по адресу, определяемому выходом второго дешифратора 52 в соответствии с адресными командами С'_e+1...С'_j, считывание из ячеек памяти 51 происходит, через элементы И 53 и элемент ИЛИ 54 по адресу, определяемому выходом второго дешифратора 52. Запись и считывание происходят на разных тактах.

Пример структуры выходного блока 4 представлен на фиг.6, он состоит из рядов ячеек памяти 55, куда записываются значения двоичных кодов с выходов модулей МРФ логических каналов, через выключатель 77 блока 7, по команде с выхода элемента И 71, на вход которого поступают сигналы d2 и e4 из блока 6 и элемента 81, и по адресам, определяемым выходами дешифратора 56, значения В'1...В'_n на выходах рядов ячеек памяти 55 могут поступать на входы цифроаналоговых преобразователей и далее в виде аналоговых сигналов, например, на входы электроисполнительных механизмов из ряда ячеек памяти 57, в которые записываются результаты вычислений булевых функций в виде бит информации из блока 2 по команде F2, также из блока 2 и по адресу, определяемому сигналом с выхода дешифратора 58 блока 4, в зависимости от значений C_e+1...С_j.

Пример схемы программного блока 5 представлен на фиг.7, он содержит счетчик импульсов 59, содержащий второй ключ 111, элементы И 109 и ИЛИ 110, электронный ключ 85, управляющий и информационные входы которого связаны с выходом У"₈ блока условных переходов 86 и адресными шинами С'₁₂...С'_j, а выходы соединены с установочными входами счетных триггеров 84, реализующих счет импульсов, счетный вход первого триггера 84 связан с определенным выходом блока синхронизации 6, а выходы счетных триггеров являются выходами счетчика импульсов 59 и подключены к входам постоянного запоминающего устройства ПЗУ 60, часть выходов которого адресными шинами С₁₂...С_j связаны с входами третьего электронного ключа 61, с выходов которого сигналы с адресных шин С'₁₂...С'_j поступают во все блоки, кроме блоков 2 и 7, а командные /управляющие/ шины , С₁...С₁₁, поступают с оставшейся части выходов ПЗУ 60 на соответствующие входы блоков 2, 7 и 86. Установочные входы триггеров 84 обозначены через R и S входы. Управляющий вход ключа 61 связан с выходом У"₉ блока 86.

Функциональная взаимосвязь между входами и выходами электронного ключа 85 представлена ниже, с использованием переменных У"₈ и d₂:

где R'₁₂...R_j и S₁₂...S_j - выходы электронного ключа 85, d₂ - сигнал с выхода элемента 64 блока синхронизации 6,

С'₁₂...С'_j - значения кодов на шинах 90 блока 86;

У"₈ - значение выхода модуля управления 96 блока 86;

является инверсией С.

Счетчик импульсов 59 представлен в виде примера на схеме фиг.11.

Пример блока синхронизации 6 представлен на фиг.8, он содержит первый счетный триггер 62, подключенный прямым выходом к элементу И 63, а инверсным выходом - к первым входам элементов И 64 и И 65, второй вход последнего подключен к выходу элемента И 66, входы которого связаны с прямым выходом второго счетного триггера 67 и с выходом инвертора 68, вход последнего вместе с входом триггера 62 подключены к генератору прямоугольных импульсов 69. Работа блока 6 поясняется диаграммами на фиг.9.

Блок условных переходов 86 представлен на фиг.12 и состоит из счетчика импульсов 87, имеющего установочные входы, связанные с первыми шинами 30, третьего электронного ключа 89, соединенного входами с выходами счетчика импульсов, а выходами - с первыми шинами 90 первого и второго рядов ячеек памяти 91 и 92, подключенных входами к первым шинам, а выходами - к входам соответственно первого и второго рядов электронных ключей 93 и 94, выходы последних соединены с первыми шинами 90 модуля управления 96, входами соединенного с двумя командными шинами C7 и С8, с одной командной шиной и с выходами α и Z соответственно блоков 2 и 5, выходы модуля 96 связаны соответственно с входами управления счетчика импульсов 87, двух рядов ячеек памяти 91, 92 и трех электронных ключей 89, 93 и 94, а также с управляющими входами электронных ключей 85 и 61 в программном блоке 5 и со счетным входом счетчика импульсов 87.

В блоке 7 нижний выход дешифратора 9 есть инверсия выхода D2.

Оговоримся, что все триггеры и ячейки памяти срабатывают по заднему фронту импульсов, поступающих на их управляющие или счетные входы, и перед началом работы устройства сброшены в "0".

Принцип работы блока 2 известен, он состоит в реализации булевых функций И, ИЛИ, НЕ при С3=0 и функции ИСКЛЮЧАЮЩЕЕ ИЛИ при С3=1, последовательно по тактам, а также в управлении соответствующими процессами в блоках 3 и 4. Под активизацией выхода или сигнала подразумевается появление логической "1".

В приведенных, без участи в работе блока 86, примерах работы устройства предполагается, что электронный ключ 61 открыт при постоянном значении сигнала У9=0, поступающего с выхода модуля 96.

Структура модуля управления 96 представляет собой автомат без памяти, и его аналитическая интерпретация в виде булевых функций, связывающих его входы d₂, , a₂, a₃·α и Z с его выходами У"₁...У"₉, дана ниже:

У"₉=У"₄+У"₅+У"₆

где - входной сигнал, поступающий с первой введенной в блок 5 командной шины на вход модуля 96,

a₁ - входной сигнал, поступающий по второй введенной в блок 5 шине a₁ на вход управления дешифратором 9 блока 7,

a₂, a₃ - входные сигналы, поступающие по командным шинам С7, C8 в процессе работы модуля 96 в режиме записи информации в счетчик импульсов 87 или в ячейки памяти 91, 92,

d₂ - сигнал, поступающий с выхода элемента И 64 блока синхронизации 6 на вход элемента И 109 счетчика 59 программного блока 5 и вместе с сигналами У"₄ и У"₅ определяющий состояние электронного ключа 85 счетчика 59,

- входной сигнал, поступающий по управляющей шине блока 5 и определяющий одно из условий записи /прибавления/ "1" в счетчик 87,

α - входной сигнал, поступающий с выхода триггера 43 блока 2,

Z - входной сигнал, идущий с выхода элемента 63 блока 6,

У"₁, У"₂, У"₃ - выходные сигналы, поступающие на входы управления записью соответственно в счетчик 87 и в ячейки памяти 91, 92,

У"₄, У"₅, У"₆ - выходные сигналы, поступающие на входы включения электронных ключей 89, 93, 94 в режиме считывания информации с выходов счетчика 87 и ячеек памяти 91, 92,

У"₇ - выходной сигнал, поступающий на счетный вход счетчика 87,

У"₈ - выходной сигнал, поступающий на вход включения электронного выключателя 85, информационные входы которого связаны с шинами 90, а выходы - с установочными входами счетных триггеров 84,

У"₉ - выходной сигнал, поступающий с выхода модуля управления 96 на управляющий вход третьего электронного ключа 61 блока 5, при У"₉=1 ключ 61 закрыт.

При единичном значении сигнала a₁ на второй командной шине a₁, на выходах D₁, D₂, D₃ дешифратора 9 многоканального операционного блока 7 имеются логические нули.

Сигнал поступает по соответствующей управляющей шине из программного блока 5 на определенный вход элемента 16 блока 7, и при элемент 16 реализует функцию ИЛИ, а при элемент 16 реализует функцию ИСКЛЮЧАЮЩЕЕ ИЛИ.

Работа устройства состоит в вычислении булевых функций по битам в блоке 2, с одновременной реализацией операций с многоразрядными двоичными кодами в блоке 7, и при необходимости устройство обеспечивает совместную работу блоков 2 и 7, например в случае сравнения двух двоичных кодов. Устройство работает по тактам, сформированным в блоке 5.

Работу устройства поясним на нескольких примерах. Примем, что .

Сравним два двоичных числа А1 и А2 при А1=А2 и, для примера, число А1 равно числу А2 и оба выражены двоичным кодом 11001011. Допустим, число А1 находится в блоке 1 в виде X₁...X_n, где n=8, а число А2 хранится в блоке оперативной памяти 3 в значениях Р₁...Р_n, где n=8, и блок 7 имеет восемь логических каналов. Равенство чисел определим методом алгебраического сложения числа А1 и отрицательного числа А2, представленного в дополнительном коде, т.е. инвертировав его и прибавив "1" к младшему разряду. Примем, что является инверсией А2, а и .

На первом такте значения Х1...Х8, при соответствующих значениях С4...С_e и e1=1, поступят в виде Q1...Q8 на входы T1...T_n элементов 23 всех каналов из блока 1 в блок 7, где под действием команд С9...С11 дешифратор 8 блока 7 активизирует выход e1, и число А1, через элементы 23 всех каналов при активизации выхода элемента И 73, поступит на входы элементов 24, и при D₁=0, e2=0, d₁=1 значение числа А1 запишется в счетные триггеры 29, т.к. К1=0 и К2=0, .

На втором такте при соответствующих сигналах С4...С_e и e2=1 в блоке 3 активизируется верхний выход дешифратора 49, и число А2 в виде значений Р₁...Р_n с выхода электронного ключа 50 поступает на входы элемента 23 всех каналов блока 7, и при e2=1, D1=1, e1=0, К1=0 и К2=0 значение инверсии числа А2 поступает на счетные входы счетных триггеров 29 всех каналов в третьей четверти такта при d1=1, и реализуется поразрядно функция ИСКЛЮЧАЮЩЕЕ ИЛИ для чисел А1 и , при этом на выходах триггеров 29 всех каналов устанавливаются единичные значения.

На третьем такте, для окончания перевода числа А2 в дополнительный код, под действием команд С7...С11 активизируется выход D1 и выход e5 дешифраторов 9 и 8 блока 7, и логическая "1" с выхода элемента 14 через элементы ИЛИ 13 и И 27 первого канала поступит на второй и первый входы элементов ИЛИ 25 и И 26, на второй вход последнего поступает "1" с выхода триггера 29, при этом логическая "1" с выхода элемента И 26 через элемент ИЛИ 31 первого канала появится на входе элемента И 27 второго канала и далее, через элементы И 27, И 26 и ИЛИ 31 последующих каналов, указанная логическая "1" появится на выходах элементов ИЛИ 31 всех каналов блока 7, и в третьей четверти такта при импульсе d1 все счетные триггеры 29 всех каналов переключатся в состояние логического "0" на выходе, т.е. мы получили результат разности двух равных чисел, при этом триггеры 30 всех каналов переключились в состояние "1" и произошла запись информации с выхода триггера 30 последнего канала в ячейку памяти 17 по сигналу с выхода элемента И 20 блока 7.

На четвертом такте при логический "0" с выхода элемента ИЛИ 16, при соответствующих сигналах С9...С11 по команде e6 с выхода дешифратора 8 блока 7, поступает через элемент 40 на вход элемента 41 блока 2, где инвертируется при С1=1 и затем в третьей четверти такта, когда d₁=1 и С2=1, а С3=0, единичное значение сигнала с выхода элемента ИЛИ 44 запишется в ячейку памяти 43 по команде с выхода элемента И 42.

На пятом такте логическая "1" с выхода ячейки 43 при определенных командах С4...С6, активизации нижнего выхода дешифратора 37 блока 2 и выхода элемента И 39, в момент d2=1, запишется в определенную значениями С_e+1...С_j ячейку памяти 57 выходного блока 4 как информация о том, что А1=А2.

Рассмотрим второй пример, когда А1<А2 и А1=11001011, а А2 равно 10011011. Учтем, что выход дешифратора 9 связан с входом И 20 блока 7.

На первом такте по аналогии с первым примером число А1 записывается в счетные триггеры 29 по разрядам в каждый канал блока 7.

На втором такте при e1=1, D1=1 инверсия числа А2, т.е. 01100100, поступает на входы элементов И 28, и по импульсу d₁=1, в третьей четверти такта, единичные значения разрядов числа меняют состояние счетных триггеров 29 на противоположное, и на выходе триггеров 29 появляется результат, равный , т.е. 10101111, при этом в втором канале счетный триггер 29 за два такта дважды поменял свое состояние с "0" в "1" и снова в "0", что привело к изменению состояния второго счетного триггера 30 с нулевого в единичное, и фактически произошла фиксация факта образования переноса из второго разряда в третий разряд или из второго канала в третий, с этой целью и были введены счетные триггеры 30 во все каналы блока 7.

На третьем такте по сигналам D1 и e5 логическая "1" через элементы И 14, ИЛИ 13 и И 27 первого канала поступает на второй и первый входы элементов ИЛИ 25 и И 26 первого канала и с выхода последнего элемента И 26 через элемент ИЛИ 31 логическая "1" поступает на вход элемента 27 второго канала и далее на входы элементов ИЛИ 25 и И 26 с выхода элемента ИЛИ 31 логическая "1", как результат переноса, о котором говорилось выше /на втором такте/, поступила на вход элемента И 27 третьего канала и далее на входы элементов И 28 и И 26, с выхода последнего элемента логическая "1" через элемент ИЛИ 31 поступает на вход элемента И 27 четвертого канала и затем на входы И 26 и И 28, далее перенос не проходит, т.к. на выходах триггеров 29 и 30 логические нули. Таким образом, элементы И 26 и ИЛИ 31 обеспечивают сквозной перенос из канала /разряда/ в канал /разряд/, когда перенос имеется, затем в третьей четверти такта при d1=1 происходит изменение состояний триггеров 29 в первых четырех каналах, и на выходах всех триггеров 29 всех каналов устанавливается результат алгебраической суммы А1+/-А2/ в дополнительном коде 01011111, одновременно по сигналу с выхода элемента 20 произойдет запись информации /0/ с выхода триггера 30 последнего канала через элемент ИЛИ 31 в ячейку памяти 17 блока 7, при этом нулевое значение выхода триггера 30 показывает, что А1<А2, и получен результат алгебраической суммы А1+/-А2/ в дополнительном коде. На этом же такте в блоке 2, при С1=1, С2=1, С3...С6, равных "0", через элементы И 46 и ИЛИ 44 на информационный вход ячейки 43 поступает логическая "1", которая при нулевых выходах дешифратора 37 записывается в ячейку 43 по сигналу, поступающему с выхода элемента 41 через элемент И 42 на управляющий вход ячейки 43 при d1=1.

На четвертом такте по сигналу с выхода дешифратора 8 блока 7 e7=1 значение L2=1 с выхода второго элемента ИЛИ 31 последнего канала поступает на выход элемента 40 блока 2, и затем при С1=1 на выходе элемента 41 находится "0", и значение ячейки памяти 43 не меняется, оставаясь "1".

На пятом такте при значение L1=1 с выхода элемента ИЛИ 16 при e6=1 поступит, через элемент 40, на вход элемента 41, и при С1=1 на выходе последнего будет "0", и единичное значение ячейки 43 не изменится, мы получили результат вычисления функции L2·L1, подтверждающий, что А1<А2.

На шестом такте результат вычисления функции L2·L1 с выхода ячейки 43 блока 2 при соответствующей команде с выхода дешифратора 37 и при d2=1, т.е. во второй четверти такта, по команде с выхода элемента И 39 запишется в выходной блок 4, в одну из ячеек памяти по адресу С_e+1...С_j.

Дальше следовало бы, описанным выше образом, в блоке 2 вычислить функцию , и если бы А1>А2, то функция равнялась "1".

Вернемся к третьему такту, когда мы получили результат алгебраической суммы чисел А1 и -А2 в дополнительном коде, и продолжим для нового примера выполнения операций по решению задачи определения окончательного результата вычисления суммы А1+/-А2/.

Для этого на четвертом такте, в блоке 7, полученный результат с выходов триггеров 29 всех каналов записывается в блок оперативной памяти 3 по сигналу с выхода элемента И 70 при e3=1 и d2=1 в ряд ячеек памяти, определенным значениями С12...С_е и выходом дешифратора 49. Одновременно под действием сигнала q1=1 с выхода элемента И 21 все счетные триггера всех каналов сбрасываются в "0", при этом на выходе элемента ИЛИ 22 имеется логическая "1" в виде импульса, т.к. .

На пятом такте записанная на предыдущем такте информация из блока 7 в блок 3, в соответствии с адресом С12...С_e, считывается из ряда электронных ключей 50 по сигналу с выхода дешифратора 49, и при активизации выхода e2 элемента 81 и дешифратора 8 блока 7 указанная информация через элементы 23 всех каналов поступает на входы элементов 24, где все разряды инвертируются под действием сигнала с выхода элемента ИЛИ 15 при D2=1 и поступают, через элементы ИЛИ 25 при К1=1, на счетные входы триггеров 29, при этом единичные разряды меняют состояния триггеров 29, на выходах которых устанавливается инверсное значение указанной информации, т.е. 10100000.

На шестом такте к полученному результату в виде кода 10100000 прибавляется логическая "1" путем поступления с выхода элемента 19, D2=1 блока 7 единичного значения К1, которое с выхода элемента ИЛИ 13 приходит, через элемент И 27, при e5=1 на вход элемента И 28 и на вход элемента И 26, учитывая, что на втором входе элемента И 26 присутствует "1", с его выхода единичный сигнал через элементы ИЛИ 31 и И 27 второго канала поступит на вход элемента И 28 второго канала, и в третьей четверти такта при d1=1 на выходах триггеров 29 появится результат вычисления А1+/-А2/ в прямом коде 01100000, при этом состояние ячейки памяти 17 блока 7 не изменится //, и на инверсном выходе ячейки 17 сохранится единичное значение, означающее, что результат вычисления является отрицательным числом /знаковый разряд/.

На седьмом такте полученный на предыдущем такте результат и знаковый разряд с выходов триггеров 29 и с инверсного выхода ячейка 17 запишутся, под действием сигналов e4=1 и d2=1 и соответственно единичном выходе элемента И 71, в группу ячеек памяти 55 выходного блока 4.

Модуль сдвига разрядов МСР1 для каждого логического канала из "n" логических каналов, кроме первого и последнего в многоканальном операционном блоке 7, имеет два выхода У₁ и У₂ и шесть входов, обозначенных через t₁, С', С", b', b", его работа определяется следующими булевыми функциями:

где первый выход У'₁ соединен с третьим входом первого элемента ИЛИ 25 данного логического канала, второй выход У'₂ связан с четвертым входом элемента ИЛИ 25 последующего канала, вход b' подключен к выходу счетного триггера 29 данного логического канала, вход b" соединен с выходом первого счетного триггера 29 последующего логического канала, входы С' и С" связаны с соответствующими выходами логического модуля, t₁ соединен с выходом элемента ИЛИ-НЕ 76.

Модуль сдвига разрядов МСР2 первого логического канала блока 7 имеет три выхода У₁, У₂, У₃ и шесть входов, обозначенных через , b₁, b₂, t₁, C', C" и С^o, и его работа определяется булевыми функциями:

,

где первый выход У₁ соединен с четвертым входом элемента ИЛИ 25 первого логического канала, второй выход У₂ связан с третьим входом элемента ИЛИ 25 того же канала, третий выход У₃ подключен к четвертому входу элемента ИЛИ 25 второго логического канала, вход b₁ связан с выходом первого счетного триггера 29 первого логического канала, вход b₂ подключен к выходу счетного триггера 29 второго логического канала блока 7, входы С' и С" соединены с соответствующими выходами логического модуля ЛМ, вход t₁ связан с выходом элемента ИЛИ-НЕ 76 и вход С^o подключен к соответствующему выходу логического модуля ЛМ, в котором выходы , , , а и являются входами модуля ЛМ и связаны с выходами программного блока 5.

Модуль сдвига разрядов МСР3 последнего логического канала имеет один выход и четыре входа, обозначенные через b_n, C", t₁, и функционирует в соответствии с булевой функцией:

,

где выход соединен с третьим входом элемента ИЛИ 25 последнего логического канала, вход b_n связан с выходом триггера 29 последнего канала, вход С" подключен к соответствующему выходу ЛМ, вход t₁ соединен с выходом элемента ИЛИ-НЕ 76 блока 7, а и являются инверсиями и .

Напомним, что все триггеры срабатывают по заднему фронту импульса.

Сдвиг разрядов кода вниз от первого к "n" каналу осуществляется по команде C'=1, при С"=0, t₁=1, C^o=0. В этом случае, при условии, что все счетные триггеры 29 содержат определенный код для модуля МСР2, в соответствии с функциями (3) и (5) на выходе У1 установится логическая "1", если b₁=1, и, проходя через элемент ИЛИ 25, логическая "1" окажется на входе элемента И 28, и в момент окончания импульса d₁ на выходе триггера 29 первого канала установится "0". Одновременно при неравенстве сигналов на входах b₁ и b₂ выход У3 активизируется, и логическая "1" поступает на вход элемента И 28, и по окончанию импульса d₁ выход триггера 29 второго канала примет противоположное значение, т.е. значение, которое было на выходе триггера 29 первого логического канала. Одновременно в модулях МСР1 в соответствии с функцией (2) при неравенстве значений сигналов на логических выходах триггеров 29 данного и последующего логических каналов блока 7 активизируется выход У'2 во всех модулях МСР1, и логические "1" через соответствующие элементы ИЛИ 25 поступят на входы элементов И 28 соответствующих логических каналов, и при окончании импульса d₁ на выходе триггера 29 каждого последующего канала появится значение выхода триггера 29 данного логического канала, т.е. произойдет сдвиг вниз разрядов кода, записанного ранее в триггеры 29, начиная с третьего логического канала.

Сдвиг разрядов кода, записанного в триггеры 29 вверх, имеет место при наличии команды С"=1, когда С'=0, С=0, t₁=1. Тогда, в соответствии с функциями (1)...(6), могут активизироваться выходы У2 в модуле МСР2, У'1 в модуле МСР1 и выход в модуле МСР3, при этом выход У2 активизируется, если входные сигналы b₁ и b₂ на соответствующих входах модуля МСР2 не равны, и в этом случае через элемент ИЛИ 25 на вход элемента И 28 первого логического канала поступит логическая "1", и по заднему фронту импульса d₁ триггер 29 первого канала примет значение триггера 29 второго логического канала. Одновременно, т.е. на этом же такте, для любого модуля МСР1 при неравенстве сигналов на его входах b' и b" активизируется выход У'₁, и логическая "1" через элемент ИЛИ 25 поступает на вход элемента 28 данного канала, где находится соответствующий модуль МСР1, и в момент окончания импульса d₁ на выходе триггера 29 данного канала устанавливается значение выхода триггера 29 последующего логического канала. Одновременно, если b_n=1, активизируется выход модуля МСР3, и на входе элемента И 28 появится логическая "1", и по окончанию импульса d₁ триггер 29 последнего логического канала перейдет в состояние "0". Таким образом, произойдет сдвиг разрядов кода, записанного в триггеры 29, снизу вверх.

Введение логического модуля ЛМ в устройство позволило организовать циклический сдвиг кодов вниз с переносом старшего разряда в младший разряд при значении С^o=1, что непосредственно следует из анализа формулы (3), определяющей значение У₁ модуле МСР2.

Введенный в блок 7 элемент ИЛИ 107, связанный входами с соответствующим выходом программного блока 5 и с одной T1 из общих шин 80, а выходом - с первым входом элемента И 73, второй вход которого соединен с выходом элемента ИЛИ 11, выход элемента И 73 подключен к первым входам всех элементов И 23 всех логических каналов, позволяет, при , записывать информацию в триггеры 25 только при Т1=1.

Единичное значение прямого выхода ячейки памяти 17 в блоке 7 означает наличие переноса, например после арифметического сложения n разрядов двух двоичных чисел, в следующий n+1 разряд указанных чисел, значение переноса активизируется при D3=1 на выходе дешифратора 9 блока 7 и поступает через элемент ИЛИ 13 на вход элемента И 27 первого логического канала блока 7.

Работу блока условных переходов в предлагаемом устройстве поясним на примерах.

Допустим, что в одном из фрагментов программы необходимо из множества чисел, представленных в двоичном коде и хранящихся во входном блоке 1, отобрать нечетные числа и поместить их в ячейки памяти блока 3 по адресам, начиная с кода А и далее по порядку с разницей в единицу.

Определять нечетные числа будем по значению младшего разряда Т1, поступающего на информационный вход элемента 107 блока 7.

На первом такте реализации указанного фрагмента программы при У"₁=1 произойдет запись кода А в счетчик 87 из блока 5 по шинам C'12...C'_j.

На следующем такте, по вышеописанному способу, из входного блока 1 считывается первое число, допустим, оно нечетно, и тогда, при и значении Т1=1, указанное нечетное число на этом же такте, при определенных командах С9...С11, запишется в триггеры 29 логических каналов блока 7, и на другом такте под действием команд С1...С6 логическая "1" запомнится в триггере 43 блока 2. На следующем такте при соответствующих сигналах С9...С11, С', С" и α=1, У"₆=1, У"₇=1, значение первого числа с выходов модуля МРФ логических каналов блока 7 запишется в блок 3, в ячейку памяти с адресом А, который будет считан из счетчика 87 при помощи ключа 89, а в конце этого такта по окончанию импульса Z, с учетом У"₇=1 произойдет увеличение кода А на единицу, что является кодом следующего адреса для записи следующего нечетного числа из указанного множества. Далее, на следующем такте произойдет считывание второго числа из блока 1, и если оно нечетно, то процесс повторится, а если оно четно и Т1=0, значения сигналов и Т1=0 обеспечат логический нуль на выходах элементов ИЛИ 107 и И 73 блока 7, по этой причине на данном такте второе число не будет записано в триггеры 29 логических каналов, которые переведены в нулевое состояние на предыдущем такте вместе с состоянием триггера 43 блока 2 при соответствующих сигналах , С1...С6. При этом на выходе элемента 16 блока 7 имеется "0", и поэтому состояние триггера 43 не меняется и α=0, У"₆=0, У"₇=0, поэтому считывание кода А+1 с выходов счетчика 87, не произойдет и указанный код не увеличится на "1". Подобный процесс будет повторятся до тех пор, пока из входного блока 1 не будет считано нечетное число, которое запишется в блок 3 в ячейку памяти по адресному коду А+1 в соответствии с процессом, описанным в начале данного примера.

С введением блока 86 появилась возможность отбора и фиксации информации с определенными признаками среди множества различной информации, что расширяет функциональные возможности предлагаемого устройства по сравнению с прототипом.

Другой пример. Допустим, нам следует при определенном значении /смысле/ кодового слова из "М" имеющихся кодовых слов в блоке 1, перейти к программному коду А1', обеспечивающему включение сигнального устройства, подключенного к выходу соответствующей ячейки памяти выходного блока 4, и затем перейти к программному коду А2.

На соответствующем такте в ячейку памяти 91 блока 86 при У"₂=1 записывается программный код А1, поступающий по шинам С'12...С'_j из программного блока 5. На следующем такте программный код А2 при У"₃=1 записывается в ячейку памяти 92. Код А1 меньше А1' на единицу.

Допустим, что определенное значение кодового слова хранится в блоке 3, и на следующем такте при соответствующих сигналах С₁...С'_j, этот код считается с выходов блока 3 и запишется в триггеры 29 логических каналов. На следующем такте один код из "М" кодов, под действием командных и адресных сигналов С₁...С'_j и , поступит на входы триггеров 29 логических каналов и сравнится с ранее записанным туда кодом, и если коды совпадают, то на выходе элемента 16 блока 7 появится "0", и на следующем такте при соответствующих сигналах С1...С6 в триггер 43 блока 2 запишется "1". На следующем такте, под действием сигналов α=1, У"₄=1, У"₈=1, происходит считывание из ячеек памяти 91 программного кода А1 и установка счетных триггеров 84, счетчика 59 блока 5 в состояние А1. На следующем такте реализуется программный код А1', и при соответствующих сигналах С₁...С'_j и происходит запись "1" в соответствующую ячейку памяти входного блока 4, куда подключено сигнальное устройство по условиям примера. На следующем такте под действием сигналов α=1, У"₅=1 и У"₈=1, через ключ 94, происходит считывание программного кода А2 из ячеек памяти 92 и его запись, через ключ 85, в триггеры 84 блока 5. Далее реализуется программа в соответствии с программным кодом А2, т.к. сравнивать следующие коды из "М" кодов нет смысла, и таким образом сокращается число тактов при решении задачи, в зависимости от результатов сравнения кодовых слов. При этом повышается быстродействие устройства и появляется возможность решать смысловые задачи, расширяя сферу использования устройства.

Количество счетчиков импульсов, рядов ячеек памяти и соответствующее им число электронных ключей в блоке условных переходов может быть любым, а их связи и принцип работы аналогичны выбранным в предлагаемом устройстве.

Введение в коммутационно-вычислительный блок 2 элемента И-НЕ 106, у которого входы связаны соответственно с пятым выходом дешифратора 37 и с выходом ячейки памяти 43, а выход соединен с определенными входами элементов И 23, И 70 и И 71 в блоках 7, 3 и 4, позволяет подавать или блокировать подачу двоичного кода через элементы И 23 в логические каналы блока 7, а также записывать или не записывать результаты операций над двоичными кодами в блоки 3, 4, в зависимости от выходного сигнала ячейки 43, что расширяет функциональные возможности при обработки кодов этим устройством по сравнению с прототипом, например при выполнении операции арифметического деления или логического выбора между двоичными кодами и т.д.

Введение связи между шинами 80 системы связи, обозначенными через Т1...Т_n, и, через второй ключ 111 и электронный ключ 85, с установочными входами счетных триггеров программного блока 5, позволяет реализовывать программу работы предлагаемого устройства в зависимости от результатов анализа данных на выходах модулей МРФ всех логических каналов блока 7, проводимого, при определенных значениях команд С4...С6, в блоке 2, т.к. команды на управление работой ключами 111 и 85 поступают с выхода элемента И 108 блока 2, что расширяет функциональные возможности предлагаемого устройства.

В синхронный триггер 113 блока 7 записывается и появляется на его выходе информация, имеющаяся на его информационном входе и поступающая с выхода элемента ИЛИ 13, при определенных значениях сигналов на выходах элементов И 14, 18, 19, элемента первого НЕ 112 и на выходе D1 дешифратора 9, по окончанию управляющего импульса, поступающего на вход синхронизации триггера 113, например, с выхода d₁ блока синхронизации 6.

Представленная на фиг.2 в первом логическом канале схема первых счетных триггеров 29 одинакова для всех логических каналов и состоит из ячейки памяти 29-1, первого и второго элементов ИЛИ 29-2 и 29-5, первого и второго элементов И 29-3 и 29-4 с соответствующими связями. При этом выходы элементов И 29-3 и И 29-4 соединены с входами элемента ИЛИ 29-2, выход которого связан с информационным входом ячейки памяти 29-1, инверсный выход последней подключен к первому входу элемента И 29-4, второй вход которого соединен с выходом элемента ИЛИ 29-5. Входными сигналами /входами/ первого счетного триггера 29 являются , , Я', t₁, q₁, поступающие соответственно с двух выходов логического модуля ЛМ, выходов элемента ИЛИ 11, ИЛИ-НЕ 76 и И 21 блока 7, выходными сигналами /выходами/ триггера 29 являются b₁...b_n для всех логических каналов, поступающими на информационные входы электронного выключателя 77 и управляемого элемента 16 блока 7 и на входы модулей сдвига разрядов МСР1, МСР2 и МСР3. При значении входных сигналов или t₁=1, или Я'=0 первый счетный триггер работает в режиме счетного триггера, и его функционирование описано на предыдущих страницах. Если и t₁=0, триггер 29 работает как управляемый запоминающий триггер, где информация поступает и хранится в ячейке памяти 29-1 при поступлении управляющего импульса на ее управляющий вход с выхода элемента И 28 в каждом логическом канале. Если сигналу Я'=1, и D₁=1 в ячейку памяти 29-1 по импульсу с выхода элемента И28 запишется логическая "1", поступившая на его информационный вход, и на последующих тактах при Я'=1, , D₁=1, и d'=1 произойдет вычисление поразрядно функции И от кодовых сигналов последовательно по тактам, поступающим на входы Т1 элемента И 23 всех логических каналов. При этом количество последовательно поступающих кодовых слов не ограничено.

Если Я'=1, , D₁=1, то по импульсу d₁=1 в ячейку памяти 29-1 запишется логический "0", и на последующих тактах при Я'=1, , D₁=0 и d'=1 произойдет поразрядное вычисление логической функции ИЛИ от кодов последовательно по тактам, поступающим на входы Т1 элемента И 23 каждого логического канала.

Таким образом, в отличие от прототипа и аналога, представленная схема первого счетного триггера 29 дозволяет повысить быстродействие при реализации логических функций И и ИЛИ поразрядно от кодов, поступающих последовательно на соответствующие входы логических каналов, без ограничения их количества, тогда как в аналоге и прототипе это количество ограничено тремя подряд подаваемыми кодами, что замедляет скорость обработки информации и усложняет программирование при поразрядном вычислении логических функций.

В устройство, с целью повышения быстродействия при реализации переноса при выполнении арифметических операций, вводится блок ускоренного переноса /БУП/. Булевы функции, определяющие его структуру и работу, имеют вид:

,

где M - выходы блока БУП;

П, b - входы блока БУП;

М₁...М_n - входы элемента ИЛИ 31 соответственно в логических каналах с первого до последнего, одновременно выходы блока БУП;

- входы элемента ИЛИ 31 соответственно со второго логического канала до последнего, одновременно выходы блока БУП;

- входы элемента ИЛИ 31 соответственно с третьего логического канала до последнего, одновременно выходы блока БУП;

...

и - входы элемента ИЛИ 31 предпоследнего и последнего каналов, одновременно выходы блока БУП;

- вход элемента ИЛИ 31 последнего канала и выход блока БУП;

П₁...П_n-1 - выходы элемента ИЛИ 31 с первого до предпоследнего логических каналов, связаны с входами блока БУП;

b₁...b_n - выходы счетных триггеров 29 с первого до последнего логических каналов, связаны с входами блока БУП.

Введенный в устройство блок ускоренного переноса БУП, схема которого определяется булевыми функциями /7/, позволяет организовать переносы с младших разрядов в старшие разряды в соответствующих логических каналах, начиная с любого по счету канала при сигнале e5=1, поступающем с выхода левого дешифратора 8 блока 7, не последовательно, через элементы И 26 и ИЛИ 31, как в прототипе, а одновременно во всех логических каналах /разрядах/, например появившийся перенос при единичном сигнале на выходе элемента ИЛИ 13 блока 7 одновременно поступает на входы элемента ИЛИ 31 всех логических каналов, а если перенос появился на выходе элемента ИЛИ 31 первого канала, то он одновременно поступает на входы элементов ИЛИ 31 от второго до последнего логических каналов и т.д., вход А блока БУП связан с выходом элемента ИЛИ 13 блока 7.

Логические функции /7/ для блока БУП дают возможность организовать переносы для любого числа логических каналов /разрядов/, начиная с любого по счету логического канала /разряда/. Например, со второго по пятый логический канал логические функции для БУП имеют вид, при сохранении обозначений формул 7:

Очевидно, что при организации ускоренного переноса для числа логических каналов /разрядов/, которое меньше числа имеющихся каналов /разрядов/, имеет место частичное повышение быстродействия, но при этом упрощается структура блока ускоренного переноса.

Использование в устройстве для построения программируемых цифровых микропроцессорных систем блока ускоренного переноса БУП дает возможность повысить быстродействие предлагаемого устройства.

Технико-экономический эффект от предлагаемого изобретения состоит в расширении функциональных возможностей за счет организации циклического переноса значения старшего разряда в младший разряд при сдвиге разрядов кодового слова, записанного в логические каналы, а также повышении быстродействия за счет увеличения скорости переноса из младших разрядов в старшие разряды в процессе реализации арифметических операций за счет введения блока ускоренного переноса БУП и путем снятия ограничения с количества последовательно подаваемых кодов в логические каналы при поразрядной реализации функций И и ИЛИ, что дополнительно приводит к упрощению процесса программирования для реализации указанных действий.

Источники информации

1. Патент РФ на изобретение №2232412, 10.07.04 г.

2. Патент РФ на изобретение №2273042, 27.03.06 г.

Изобретение относится к области вычислительной техники и может быть использовано для построения систем управления и регулирования технологическими объектами. Техническим результатом является повышение быстродействия, расширение функциональных возможностей и упрощение программирования устройства. Устройство содержит входной блок, коммутационно-вычислительный блок, блок оперативной памяти, выходной блок, программный блок, блок синхронизации, многоканальный операционный блок, блок условных переходов, логический модуль. 12 ил.

Устройство для построения программируемых цифровых микропроцессорных систем, содержащее в себе входной блок, принимающий сигналы от датчиков и формирующий определенный код на своем выходе, выходной блок для записи значений кодов, поступающих из всех логических каналов в ячейки памяти и передачи их, через цифроаналоговые преобразователи на электроисполнительные механизмы, программный блок, блок оперативной памяти, блок синхронизации и коммутационно-вычислительный блок, состоящий из элемента И-ИЛИ элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, пяти элементов И, ячейки памяти, элементов ИЛИ и НЕ, первые входы двух И элемента И-ИЛИ соединены соответственно с третьим и четвертым выходами дешифратора, а вторые входы подключены к выходу входного блока, соединенного первой и второй группами входов с группой информационных выходов объекта управления и с группой адресных выходов программного блока, а также к выходу блока оперативной памяти, выход элемента И-ИЛИ подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с определенным выходом программного блока, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ связан с первым входом третьего элемента И, соединенного вторым входом с соответствующим выходом блока синхронизации, а выходом с управляющим входом ячейки памяти, а ее информационный вход связан с выходом элемента ИЛИ, второй вход которого подключен к выходу пятого элемента И, второй вход последнего соединен с определенной шиной программного блока, первый вход пятого элемента И подключен к выходу элемента НЕ, а вход последнего связан с вторым входом четвертого элемента И и с соответствующей шиной программного блока, первый вход четвертого элемента И подключен к инверсному выходу ячейки памяти, а его выход соединен с первым входом элемента ИЛИ, прямой выход ячейки памяти связан с информационными входами выходного блока и блока оперативной памяти, первые входы первого и второго элементов И подключены к первому и второму выходам дешифратора, их вторые входы объединены и связаны с соответствующим выходом блока синхронизации, а выходы соединены с соответствующими входами выходного блока и блока оперативной памяти для управления записью информации, многоканальный операционный блок. содержащий управляемый элемент, девять элементов И, семь элементов ИЛИ, первый и второй дешифраторы, управляемую ячейку памяти и "n" параллельно работающих логических каналов, имеющих одинаковую структуру, каждый их которых содержит внутри самого себя элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый, второй и третий элементы И, первый и второй элементы ИЛИ, первый и второй счетные триггеры, при этом в каждом логическом канале многоканального операционного блока, выход логического элемента ИСКЛЮЧАЮЩЕЕ ИЛИ связан с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, связанным вторым входом с первым входом первого элемента И, а выход соединен с первым входом третьего элемента И, выход последнего связан со счетным входом первого счетного триггера, выход которого подключен к второму входу первого элемента И и к счетному входу второго счетного триггера, выход последнего соединен с первым входом второго элемента ИЛИ, второй вход которого подключен к выходу первого элемента И, при этом внутри многоканального операционного блока, выход первого элемента ИЛИ связан с вторыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ логических каналов, первый и второй входы первого элемента ИЛИ связаны соответственно с выходами первого и второго элементов И, причем два входа первого элемента И подключены к одному из выходов второго дешифратора и выходу третьего элемента ИЛИ, входы которого соединены с двумя соответствующими выходами первого дешифратора, первый вход второго элемента И связан с одним из входов третьего элемента ИЛИ и с определенным выходом первого дешифратора, второй вход второго элемента И подключен к выходу седьмого элемента И, первый и второй входы второго элемента ИЛИ подключены к выходам шестого и седьмого элементов И, а третий вход к выходу третьего элемента И, входы которого соединены с соответствующим выходом второго дешифратора и с выходом первого элемента НЕ, вход которого связан с выходом третьего элемента ИЛИ, первые входы шестого и седьмого элементов И подключены к соответствующим выходам второго дешифратора, а вторые входы соответственно к прямому и инверсному выходам управляемой ячейки памяти, информационный вход которой соединен с выходом второго элемента ИЛИ последнего логического канала, а управляющий вход управляемой ячейки памяти связан с выходом четвертого элемента И, первый вход которого подключен, вместе с первыми входами вторых элементов И всех логических каналов, к соответствующему выходу первого дешифратора, второй вход четвертого элемента И, вместе с вторыми входами третьих элементов И всех логических каналов соединены с определенным выходом блока синхронизации, а третий вход четвертого элемента И связан с определенным выходом второго дешифратора, в многоканальном операционном блоке управляющий вход управляемого элемента соединен с определенным выходом программного блока и с первым входом пятого элемента ИЛИ, выход последнего подключен к первому входу девятого элемента И, в коммутационно-вычислительном блоке первые входы третьего и четвертого элементов И элемента И-ИЛИ соответствующим образом подключены к определенным выходам первого дешифратора, а вторые входы связаны соответственно с выходом управляемого элемента и упомянутым выходом второго элемента ИЛИ последнего логического канала в многоканальном операционном блоке, входы первого и второго дешифраторов подключены к командным шинам программного блока, выход второго элемента ИЛИ первого логического канала соединен с вторым входом второго элемента И второго логического канала, выход второго элемента ИЛИ второго логического канала связан с вторым входом второго элемента И третьего логического канала и т.д. до последнего логического канала, второй вход второго элемента И первого логического канала подключен к выходу второго элемента ИЛИ многоканального операционного блока, где инверсный выход управляемой ячейки памяти соединен с соответствующим входом выходного блока, второй вход пятого элемента ИЛИ связан с одной из общих шин системы связи, передающей первый разряд кодового слова, второй вход девятого элемента И связан с выходом третьего элемента ИЛИ, входы восьмого элемента И подключены к выходам шестого элемента ИЛИ и к выходу блока синхронизации, а выход соединен с первым входом четвертого элемента ИЛИ, выход которого связан с входами сброса в "0" вторых счетных триггеров всех логических каналов, входы пятого элемента И подключены к определенным выходам программного блока и блока синхронизации, а выход соединен с вторым входом четвертого элемента ИЛИ и с входами сброса в "0" первых счетных триггеров всех логических каналов, также систему связи, которая охватывает соответствующие блоки и содержит первые и второй электронные ключи, общие шины логический элемент, формирующий сигналы на своих выходах аналогично сигналам на первых четырех выходах первого дешифратора многоканального операционного блока, в который введены шестой и седьмой элементы ИЛИ, элемент ИЛИ-НЕ, электронный выключатель и логический модуль ЛМ, структура которого и его функционирование определяется логическими функциями , , , , , где и , являются входами логического модуля ЛМ и связаны с соответствующими командными шинами программного блока, а С', С'', С°, и С_о являются выходами логического модуля ЛМ и соединены с соответствующими входами модулей сдвига разрядов МСР, введенных, вместе с четвертым элементом И в каждый логический канал, причем модуль сдвига разрядов МСР1 введен во все каналы, кроме первого и последнего и реализует логические функции У'₁=(b'⊕b")·C"·t₁, У'₂=(b'⊕b")·C'·t₁, где У'₁ и У'₂ являются выходами модуля МСР1 и связаны с третьим и четвертым входами первого элемента ИЛИ данного и последующего логических каналов, сигналы b', b'', с', с'', t₁ являются входными для МСР1, причем b', b'' поступают с выходов первых счетных триггеров данного и последующего логических каналов, С' и С'' приходят с выходов логического модуля ЛМ, t₁ поступает с выхода элемента ИЛИ-НЕ многоканального операционного блока, модуль МСР2 в первом логическом канале реализует логические функции , и , где У₁, У₂ и У₃ служат выходами модуля МСР2 и связаны с третьим и четвертым входами первого элемента ИЛИ первого логического канала и с четвертым входом первого элемента ИЛИ второго логического канала, a b₁, b₂, С', С'', С°, , t₁ являются входами модуля МСР2 и соединены с выходами первых счетных триггеров первого и второго логических каналов, с четырьмя выходами логического модуля ЛМ и с выходом элемента ИЛИ-НЕ многоканального операционного блока, модуль МСРЗ определяется логической функцией У''₁=b_n·C''·t₁, где сигнал У''₁ поступает с выхода модуля МСР3 на третий вход первого элемента ИЛИ последнего логического канала, сигналы b_n, С'', t₁ приходят на входы модуля МСРЗ соответственно с выхода первого счетного триггера последнего логического канала, с выхода логического модуля ЛМ и с выхода элемента ИЛИ-НЕ многоканального операционного блока, где на информационные входы управляемого элемента и электронного выключателя поступают сигналы с выходов первых счетных триггеров всех логических каналов, а управляющий вход электронного выключателя связан с выходом седьмого элемента ИЛИ, два входа которого и два входа шестого элемента ИЛИ подключены к трем выходам первого дешифратора и к выходу модуля ЛМ, выход девятого элемента И соединен с первыми входами четвертых элементов И в каждом логическом канале, вторые входы четвертых элементов И каждого логического канала, вместе с информационными выходами электронного выключателя многоканального операционного блока связаны с общими шинами системы связи, а выходы четвертых элементов И в каждом логическом канале соединены с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, общие шины также подключены к выходам первого и второго электронных ключей системы связи и к многоразрядным входам блока оперативной памяти и выходного блока, входы первого и второго электронных ключей связаны с многоразрядными выходами входного блока и блока оперативной памяти, управляющие входы первого и второго электронных ключей, блока оперативной памяти и выходного блока соединены с соответствующими выходами логического элемента, три входа которого объединены с соответствующими тремя входами первого дешифратора многоканального операционного блока и с тремя выходами программного блока, в коммутационно-вычислительном блоке имеются элемент И-НЕ, причем входы элемента И-НЕ соединены с пятым выходом дешифратора и с прямым выходом ячейки памяти, а выход элемента И-НЕ связан с третьими входами четвертых элементов И всех логических каналов многоканального операционного блока, с третьим входом первого элемента И блока оперативной памяти и с третьим входом элемента И выходного блока шестой элемент И, подключенный входами к шестому выходу дешифратора и прямому выходу ячейки памяти, в счетчик импульсов программного блока введены второй ключ, элементы И и ИЛИ, причем информационные входы второго ключа соединены с общими шинами системы связи, а выходы второго ключа связаны с информационными входами электронного ключа в счетчике импульсов программного блока, управляющий вход второго ключа подключен к выходу шестого элемента И коммутационно-вычислительного блока и к первому входу элемента ИЛИ, второй вход которого соединен с определенным выходом модуля управления блока условных переходов, выход элемента ИЛИ связан с первым входом элемента И, второй вход которого подключен к выходу блока синхронизации, а выход соединен с входом включения электронного ключа счетчика импульсов программного блока, управляемый элемент в многоканальном операционном блоке реализует функцию ИЛИ или ИСКЛЮЧАЮЩЕЕ ИЛИ, в зависимости от значения сигнала на его управляющем входе, введенные первая и вторая командные шины управления, выходящие из программного блока, блок условных переходов, содержащий модуль управления, первые шины, счетчик импульсов, например один, несколько рядов ячеек памяти, например два, соответствующее число электронных ключей, например три, при этом выходы счетчика импульсов соединены с входами третьего ряда электронных ключей, выходы первого ряда ячеек памяти связаны с входами первого ряда электронных ключей, выходы второго ряда ячеек памяти подключены к входам второго ряда электронных ключей, входы счетчика импульсов, первого и второго рядов ячеек памяти связаны с первыми шинами и соответственно, в программный блок введен третий электронный ключ, связанный входами с определенными выходами постоянного запоминающего устройства ПЗУ, а выходами с первой шиной блока условных переходов и с соответствующими входами блоков входного, выходного и оперативной памяти, а в блоке условных переходов первая шина подключена к выходам трех рядов электронных ключей и модуль управления имеет пять входов и девять выходов и реализует булевы функции У"₁=a'₁·a₂·a₃, , , , , , , , , где в модуле управления а'₁ - входной сигнал, поступающий на первый вход с выхода программного блока, а₂ и а₃ - входные сигналы, поступающие на второй и третий входы с соответствующих выходов программного блока, α и Z - входные сигналы, поступающие на четвертый и пятый входы с выхода ячейки памяти /триггера/ коммутационно-вычислительного блока и с определенного выхода блока синхронизации, У''₁ У''₂, У''₃ - сигналы идущие соответственно из первого, второго и третьего выходов и поступающие на входы включения записью в счетчик импульсов и в первый и второй ряды ячеек памяти У''₄, У''₅ и У''₆ - сигналы идущие из четвертого, пятого и шестого выходов на входы включения первого, второго и третьего рядов электронных ключей, У''₇, У''₈ - сигналы, поступающие из седьмого и восьмого выходов, соответственно на счетный вход счетчика импульсов и на управляющий вход электронного ключа программного блока, У''₉ - сигнал, поступающий из девятого выхода на управляющий вход третьего электронного ключа программного блока, отличающееся тем, что первый счетный триггер в каждом логическом канале содержит ячейку памяти, первый и второй элементы ИЛИ, первый и второй элементы И, причем выходы первого и второго элементов И связаны с входами первого элемента ИЛИ, выход которого соединен с информационным входом ячейки памяти, инверсный выход последней подключен к первому входу второго элемента И, второй вход которого соединен с выходом второго элемента ИЛИ, входы последнего связаны с выходом элемента ИЛИ-НЕ многоканального операционного блока и с соответствующей командной шиной программного блока, входы первого элемента И первого счетного триггера подключен к определенной командной шине программного блока и к выходу третьего элемента ИЛИ многоканального операционного блока, прямой выход ячейки памяти в каждом первом счетном триггере является его выходом и связан соответственно с входами модулей сдвига разрядов МСР1, MCP2, и МСРЗ в определенных логических каналах, а также с информационными входами управляемого элемента и электронного выключателя в многоканальном операционном блоке, вход управления ячейки памяти первого счетного триггера является его счетным входом и соединен с выходом третьего элемента И в каждом логическом канале, а вход сброса в "0" указанной ячейки памяти одновременно служит входом сброса в "0" первого счетного триггера и подключен во всех логических каналах к выходу пятого элемента И многоканального операционного блока, а в устройство введен блок ускоренного переноса БУП, структура и работа которого определяется логическими функциями

где M₁...M_n - выходы блока БУП, связанные с входами второго элемента ИЛИ всех логических каналов соответственно;

- выходы блока БУП, связанные с входами второго элемента ИЛИ второго и последующих логических каналов соответственно;

- выходы блока БУП, соединенные с входами второго элемента ИЛИ третьего и последующих логических каналов соответственно;

...

...

и - выходы блока БУП, подключенные к входам второго элемента ИЛИ предпоследнего и последнего логических каналов;

- выход блока БУП, подключенный к входу, второго элемента ИЛИ последнего логического канала;

П₁...П_n-1 - входы блока БУП соединенные с выходами второго элемента ИЛИ всех логических каналов, кроме последнего, соответственно;

b₁...b_n - входы блока БУП, связанные с выходами первых счетных триггеров всех логических каналов соответственно;

А - вход блока БУП, связанный с выходом второго элемента ИЛИ многоканального операционного блока.