Предлагаемое устройство служит для построения программируемых логических автоматов (ПЛА), используемых в системах автоматизации, управления и регулирования технологическими линиями в различных отраслях производства, электрораспределительными пунктами, транспортными комплексами, а также отдельными машинами и аппаратами и для создании диагностических и противоаварийных систем, например при построении программируемых логических контроллеров, способных на одном такте, одновременно, вести вычислительный процесс с многоразрядными и одноразрядными дискретным сигналами, поступающими от соответствующих датчиков и принимать оптимальные управляющие решения. Устройство способно решать задачи, используя исчисления высказываний и предикатов и эффективно реализовывать программу последовательно по тактам.
Известно устройство, содержащее входной блок, принимающий сигналы от датчиков и формирующий определенный код на своем выходе, выходной блок для хранения полученных результатов, поступающих из многоканального операционного и коммутационно-вычислительного блоков, программный блок, где хранится программа работы устройства, блок оперативной памяти для хранения промежуточных результатов вычислений, блок синхронизации, логические каналы с функционально изменяемыми триггерами для операций с многоразрядными переменными, блок ускоренного переноса (1).
Недостатком данного устройства является ограниченные функциональные возможности из-за отсутствия способа вычисления нелинейных функций, относительно низкое быстродействие, большое количество ячеек памяти в программном блоке и блоке оперативной памяти, большой объем программирования из-за большого количества тактов и промежуточных результатов при вычислении логических функций, содержащих одноразрядные и многоразрядные переменные.
Наиболее близким является устройство, содержащее входной блок, принимающий двоичные сигналы из объекта управления и передающий эти сигналы для преобразования в коммутационно-вычислительный блок и в многоканальный операционный блок, блок оперативной памяти, где хранятся промежуточные вычисления, блок ускоренного переноса при арифметических операциях, модуль преобразования импульсов, следующих последовательно в параллельный двоичный код, программный блок, управляющий работой всех блоков и модулей, блок синхронизации, для динамической устойчивости работы устройства, блоки памяти и ППЗУ в программном блоке обеспечивающие «скачком» изменение последовательности выполнения программы (2).
Недостатком этого устройства является отсутствие возможности одновременной реализации вычисления функций с одноразрядными и многоразрядными переменными на любом такте выполнения программы, чтобы сократить время реализации программы и соответственно уменьшить время запаздывания между появлением сигналов с датчиков объекта управления и действием регуляторов и исполнительных механизмов объекта управления, еще одним недостатком данного устройства является возможные ошибки в работе устройства в случае сбоя в работе счетчика импульсов программного блока из-за возможных случайных или «вирусных» помех, а так же при санкционированном переходе «скачком» с одной подпрограммы к другой, что снижает надежность в работе устройства, особенно чувствительно это при автоматизации технологических линий (возможный брак), транспортных систем (возможные аварии).
Ставится задача создать устройство с более высоким быстродействием и повышенной надежностью.
Устройство для построения программируемых логических автоматов (ПЛА), включает в себя входной блок, принимающий дискретные сигналы от датчиков объекта управления и формирующий определенный двоичный код на своем выходе, выходной блок для записи управляющих кодов, поступающих из многоканального операционного (МОБ) и коммутационно- вычислительного блоков (КВБ) и передачи их, непосредственно или через цифроаналоговые преобразователи, на систему отображения информации, электронные устройства и электроприводные механизмы объекта управления, коммутационно-вычислительный блок, состоящий из элемента И-ИЛИ, элемента и второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, двенадцати элементов И, двух счетных триггеров, дешифратора, подключенного тремя входами к определенным выходам первого модуля распределения команд, первые входы двух первых И элемента И-ИЛИ соединены с третьим и четвертым выходами дешифратора, а вторые входы подключены к выходу входного блока, соединенного первой и второй группами входов с группой информационных выходов объекта управления и с группой адресных выходов программного блока, а так же к выходу блока оперативной памяти, выход элемента И-ИЛИ подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с определенным выходом модулей МРК1, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ связан с входом третьего элемента И, соединенного другими входами с выходами элемента ИЛИ и выходом блока синхронизации, входы четвертого элемента И подключены к выходу модулей МРК1 и к соответствующему выходу блока синхронизации, а выход связан с входом установки счетного триггера в «0», выход второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ связан с информационными входами выходного блока и блока оперативной памяти, первые входы первого и второго элементов И подключены к первому и второму выходам дешифратора, их вторые входы объединены и связаны с выходами блока синхронизации, а выходы соединены с входами выходного блока и блока оперативной памяти для управления записью информации, многоканальный операционный блок, содержащий управляемый элемент, второй, четвертый, пятый, шестой, с седьмого по двенадцатый элементы И, первый, с третьего по шестой и восьмой элементы ИЛИ, первый и второй дешифраторы, соединенные своими входами с соответствующими выходами второго модулей МРК2, управляемую ячейку памяти, управляемый триггер, электронный выключатель, элемент ИЛИ-НЕ, элемент и первый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ с соответствующими связями и «n» параллельно работающих логических каналов, имеющих аналогичную структуру и каждый содержит элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, три элемента И, элементы ИЛИ и И-НЕ, два счетных триггера, модули сдвига разрядов МСР, выход логического элемента ИСКЛЮЧАЮЩЕЕ ИЛИ связан с первым входом элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, выходы элементов ИЛИ, И-НЕ соединены с соответствующими входами третьего элемента И, выход последнего связан со счетным входом первого счетного триггера, выход которого подключен к счетному входу второго счетного триггера, в многоканальном операционном блоке выход первого элемента ИЛИ связан с вторыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ логических каналов, первый и второй входы первого элемента ИЛИ связаны соответственно с выходами второго дешифратора и седьмого элементов И, первый и второй входы второго элемента И связаны с одним из выходов блока синхронизации и с определенным выходом первого дешифратора, а выход соединен с управляющим входом управляемого триггера, входы элемента ИЛИ-НЕ связаны с соответствующим выходом десятого элемента И, выходом первого дешифратора и с выходом третьего элемента ИЛИ, первый вход седьмого элемента И подключен к соответствующему выходу второго дешифратора, выход элемента ИЛИ-НЕ связан с третьим входом модуля ЛМ, вторые входы шестого и седьмого элементов И связаны соответственно с прямым и инверсным выходами управляемой ячейки памяти, информационный вход которой соединен с выходом второго элемента ИЛИ дискретного модуля ДМ, содержащего первый и второй логические элементы И, элемент НЕ, третий логический элемент И и элемент ИЛИ, причем входы третьего логического элемента И соединены с выходами первых счетных триггеров предпоследнего и последнего каналов, входы второго элемента И соединены с выходом третьего логического элемента И и с соответствующим выходом модулей МРК2, также подключенного к входу элемента НЕ, выход последнего соединен с входом первого элемента И, другой вход которого связан с одним из выходов блока БУП, а выход подключен к первому входу элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, в многоканальном операционном блоке управляющий вход управляемой ячейки памяти связан с выходом четвертого элемента И, вход управляемого триггера связан с прямым выходом управляемой ячейки памяти, инверсный выход управляемого триггера подключен через одну из общих шин системы связи к выходному блоку, три управляющих входа управляемого элемента соединены с тремя командными шинами модулей МРК2 и две из них связаны так же с первым входом пятого элемента ИЛИ и с соответствующим входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход пятого элемента ИЛИ подключен к первому входу девятого элемента И, в коммутационно-вычислительном блоке первые входы третьего и четвертого элементов И, элемента И-ИЛИ подключены к соответствующим двум выходам дешифратора, а вторые входы связаны с выходом L1 управляемого элемента многоканального операционного блока и с выходам L2 дискретного модуля ДМ, входы первого и второго дешифраторов многоканального операционного блока подключены к соответствующим командным шинам модуля МРК1, определенные выходы блока БУП соединены с вторыми входами второго элемента И всех логических каналов, кроме первого, второй вход второго элемента И первого логического канала подключен вместе с соответствующим входом блока БУП к выходу первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ многоканального операционного блока, где второй вход девятого элемента И связан с определенным выходом первого дешифратора, входы восьмого элемента И соединены с выходами блока синхронизации и шестого элемента ИЛИ, а выход связан с первым входом четвертого элемента ИЛИ, выход которого подключен к входам сброса в «0» вторых счетных триггеров всех логических каналов, входы пятого элемента И соединены с определенным выходом модулей МРК2, выходом шестого элемента И блока КВБ и выходом пятого элемента И блока синхронизации, а выход связан с вторым входом четвертого элемента ИЛИ и с входами сброса в «0» первых счетных триггеров всех логических каналов, систему связи, содержащую общие шины, электронные ключа, дешифратор формирующий управляющие сигналы на своих выходах, поступающие на соответствующие входы блока оперативной памяти, выходного блока и двух электронных ключей, логический модуль ЛМ структура которого и его функционирование определяется логическими функциями C```=(C27+C26)⋅d`⋅t1, C`=C27⋅t1⋅d`, C``=C27⋅C26⋅t1⋅d` C0=C27⋅C26⋅t1⋅d`, где C27 и C26 являются входами логического модуля ЛМ и связаны с соответствующими выходами модуля МРК2, t1 поступает с выхода элемента НЕ блока 7, d` подключен к выходу шестого элемента И, коммутационно-вычислительного блока (КВБ), a C`, С``, С0, C``` это выходы логического модуля ЛМ и соединены выходом С``` с первым входом шестого элемента ИЛИ многоканального операционного блока, а другими выходами с входами соответствующих модулей сдвига разрядов МСР1, МСР2 и МСР3 в каждом логическом канале, причем модуль сдвига разрядов МСР1 находится во всех логических каналах, кроме первого и последнего и реализует логические функции У`1=(b`⊕b```)⋅С``, У`2=(b`⊕b``)⋅С`, где У`1 и У`2 являются выходами модуля МСР1 и связаны с третьим и четвертым входами элемента ИЛИ данного и последующего логических каналов, переменные b`, b``, C`, C`` являются входными сигналами для МСР1, причем b`, b`` поступают с выходов первых счетных триггеров данного и последующего логических каналов, С` и C`` поступают с выходов логического модуля ЛМ, модуль МСР2 в первом логическом канале реализует логические функции У1=b1⋅C0+(b1⊕bn)⋅С0, У2=(b1⊕b2)⋅С`` и У3=(b1⊕b2)⋅С`, где У1, У2 и У3 служат выходами модуля МСР2 и связаны с третьим и четвертым входами элемента ИЛИ первого логического канала и с четвертым входом первого элемента ИЛИ второго логического канала, b1, b2, bn, С`, С`, С° являются входами модуля МСР2 и соединены с выходами первых счетных триггеров первого, второго, последнего логических каналов и тремя выходами логического модуля ЛМ, модуль МСР3 вычисляет логическую функцию У1```=bn⋅C``⋅C15+C15⋅(b1⊕bn)⋅C`` где сигнал У1``` поступает с выхода модуля МСР3 на третий вход первого элемента ИЛИ последнего логического канала, сигналы b1, bn, C``, С15 поступают на входы модуля МСР3 соответственно с выходов первых счетных триггеров первого и последнего логических каналов, с выхода логического модуля ЛМ и определенного выхода модуля МРК2, в многоканальном операционном блоке, где первый вход четвертого элемента И связан с определенным выходом модуля МРК2, второй вход соединен с соответствующим выходом блока синхронизации, третий вход подключен к выходу элемента ИЛИ-НЕ, а четвертый вход связан с выходом шестого элемента И коммутационно-вычислительного блока, управляющий вход электронного выключателя связан с определенным выходом первого дешифратора, выход девятого элемента И соединен с первыми входами первых элементов И в каждом логическом канале, вторые входы первых элементов И каждого логического канала, вместе с информационными выходами электронного выключателя многоканального операционного блока связаны с общими шинами системы связи, а выходы первых элементов И в каждом логическом канале соединены с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, общие шины также подключены к выходам первого и второго электронных ключей системы связи и к соответствующим входам блока оперативной памяти и выходного блока, входы первого и второго электронных ключей связаны с определенными выходами входного блока и блока оперативной памяти, управляющие входы первого и второго электронных ключей, блока оперативной памяти и выходного блока соединены с соответствующими выходами дешифратора системы связи, три входа которого связаны с тремя соответствующими выходами a1, a2 и а3 программного блока, второй вход элемента И счетчика импульсов связан с соответствующим выходом блока синхронизации, а выход подключен к управляющему входу электронного ключа счетчика импульсов блока программ, прямые выходы всех первых счетных триггеров связаны с определенными входами модулей сдвига разрядов МСР1, МСР2 и МСР3 в соответствующих логических каналах, восьмой элемент ИЛИ первым и вторым входами связан с вторым и третьим выходами второго дешифратора, а выходом соединен с первым входом шестого элемента И, входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключены к определенной командной шине модуля МРК2 и к первой Т1 шине из числа общих шин Т1…Tn системы связи, а выход связан с вторым входом пятого элемента ИЛИ, имеется «n» одинаковых схемных фрагментов Ф1…Фn по числу логических каналов, каждый схемный фрагмент связан с соответствующим логическим каналом и содержит логические элементы ИЛИ и ИСКЛЮЧАЮЩЕЕ ИЛИ, причем второй и третий входы элемента ИЛИ связаны с выходом второго элемента И соответствующего логического канала и с соответствующим выходом модуля распределения команд МРК2, а выход соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого подключен к выходу первого счетного триггера соответствующего логического канала, а выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ являются выходами соответствующих схемных фрагментов и соединены с информационными входами электронного выключателя и управляемого элемента многоканального операционного блока, где первый и второй входы первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединены соответственно с выходом шестого элемента И и с определенным выходом модуля МРК2, третий управляющий вход управляемого элемента связан с определенным выходом модуля МРК2 и с соответствующими входами второго элемента И и элемента НЕ дискретного модуля ДМ, коммутационно - вычислительном блок содержит элемент И-НЕ, второй счетный триггер, с первого по пятый и с седьмого по двенадцатый логические элементы И, элемент ИЛИ и первый по третий элементы ИЛИ, входы девятого элемента И связаны с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и с выходом модуля МРК1, а выход подключен к входу первого элемента ИЛИ, счетный вход второго счетного триггера соединен с выходом восьмого элемента И, а вход сброса в нуль связан с выходом седьмого элемента И, входы пятого элемента И подключены к выходам дешифратора и второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, входы элемента ИЛИ соединены с выходом модуля МРК1 и с шиной Ст передачи аварийного сигнала, а выход подключен к блокировочному входу дешифратора и к входам третьего, десятого, одиннадцатого и двенадцатого элементов И, выход d` с выхода шестого логического элемента И соединен с модулем ЛМ, с входом третьего элемента И всех логических каналов, с соответствующими входами четвертого, пятого и десятого элементов И, с блокировочными входами первого и второго дешифраторов многоканального операционного блока, а также с блокировочным входом дешифратора системы связи устройства, входы восьмого элемента И подключены к выходу блока синхронизации и к выходу первого элемента ИЛИ, входы которого соединены с определенным выходом модуля МРК1 и с выходом пятого элемента И, выход элемента И-НЕ подключен к третьему входу третьего элемента И, первый вход элемента И-НЕ соединен с соответствующим выходом модуля МРК1, два входа пятого элемента ИЛИ связаны с соответствующим выходом модуля МРК2 и с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а выход подключен к входу девятого элемента многоканального операционного блока, в многоканальном операционном блоке первые входы одиннадцатого и двенадцатого элементов И подключены к выходам модуля МРК2, а вторые входы соединены с выходами первых счетных триггеров соответственно первого и последнего логических каналов, а выходы через третий элемент ИЛИ подключены к входу элемента ИЛИ-НЕ, второй вход десятого элемента И связан с выходом модуля МРК2, а выход соединен с вторым входом шестого элемента ИЛИ, с определенным входом элемента ИЛИ-НЕ и с первыми входами вторых элементов И всех логических каналов, в каждом из них логический элемент И-НЕ своим первым входом подключен к выходу модуля МРК2, а выходом соединенного с третьим входом третьего элемента И в каждом логическом канале, блок ускоренного переноса БУП имеет структуру определяемую логическими функциями (1А), модуль преобразования информации МПИ, содержащий «n» модулей памяти МП, каждый из которых имеет счетный триггер, элемент И, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем в первом модуле памяти имеется еще и второй элемент И, входы сброса в «0» счетных триггеров всех модулей памяти связаны с выходом второго элемента И первого модуля памяти, входы второго элемента И соединены с определенными выходами первого дешифратора многоканального операционного блока, выходом третьего элемента И блока синхронизации и выходом шестого элемента И блока КВБ, счетные входы счетных триггеров всех модулей памяти подключены к выходу элемента И соответствующего модуля памяти, три входа последнего связаны с соответствующими выходами блока синхронизации, первого дешифратора многоканального операционного блока и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй входы которого для всех модулей памяти кроме первого соединены соответственно с выходами счетных триггеров данного модуля памяти и предыдущего, а для первого модуля памяти второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ является входом модуля МПИ и связан с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ коммутационно-вычислительного блока, третий электронный ключ, информационные входы которого связаны с выходами счетных триггеров всех модулей МП, а выходы подключены к общим шинам системы связи, управляющий вход третьего электронного ключа соединен с соответствующим выходом модуля МРК2, в каждый логическом канале многоканального операционного блока имеется соответствующий схемный фрагмент Ф из набора схемных фрагментов Ф1…Фn многоканального операционного блока, в каждом схемном фрагменте Ф имеется элемент И, входы которого подключены к соответствующему выходу модуля МРК2 и к выходу первого элемента ИЛИ многоканального операционного блока, а выход связан с первым входом элемента ИЛИ, второй вход которого подключен к выходу второго элемента И многоканального операционного блока, а выход соединен с входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, другой вход которого связан с выходом первого счетного триггера каждого логического канала, а выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ всех схемных фрагментов подключены к входам управляемого элемента и электронного выключателя многоканального операционного блока, коммутационно- вычислительный блок (КВБ) имеет с первого по двенадцатый элементы И с соответствующими связями, второй и третий элементы ИЛИ, элемент НЕ и второй элемент НЕ, причем выход второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ связан с соответствующими входами элемента И-НЕ и одиннадцатого элемента И, а через элемент НЕ с определенным входом десятого элемента И, другие входы десятого и одиннадцатого элементов И подключены к выходам d`` элемента ИЛИ, к прямому и инверсному выходам третьего триггера, к соответствующим выходам модуля МРК1 и выходу блока синхронизации, а выходы связаны соответственно с входами установки в «0», через третий элемент ИЛИ, и к входу установки в «1» третьего триггера, инверсный выход H1 третьего триггера соединен с четвертым входом третьего элемента И, входы двенадцатого элемента И подключены к определенному выходу модуля МРК1, к прямому выходу Н третьего триггера и к выходу блока синхронизации, а выход связан с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом третьего элемента И, а выход подключен к счетному входу счетного триггера, первый и второй входы третьего элемента ИЛИ связаны с выходами четвертого и десятого элементов И, а выход соединен с входом сброса в «0» третьего триггера, в программный блок введены пять элементов постоянных запоминающих устройств ПЗУ1, ПЗУ2, ПЗУЗ, ПЗУ4 и ПЗУ5, вместо трех имевшихся в прототипе, куда записывается программа работы устройства, первый и второй модули распределения команд МРК1 и МРК2, вместо одного имевшегося в прототипе, два синхронно работающих счетчика импульсов СИ1 СИ2 взамен одного функционировавшего в прототипе, с одинаковым количеством счетных триггеров и одинаковыми двоичными кодами на счетных выходах, соответственно O`1…O`m и O``1…O``m, два счетчика имеют общий счетный вход, который подключен к выходу Z блока синхронизации, выходами всех разрядов O`…O`m счетчик импульсов СИ1 связан с определенными входами для считывания двоичных кодов из элементов ПЗУ1…ПЗУ5, выходы C`1…C`j модуля ПЗУ1 соединены с соответствующими входами дешифраторов входного, выходного блоков и блока оперативной памяти, работающих с одноразрядными данными, выходы У1…Ук элемента ПЗУ2 подключены к входам модуля МРК1 на выходе которого имеются распределенные команды С0…С14 для манипуляции с одноразрядными данными, выходы C``1…C``e элемента ПЗУ3 связаны с входами дешифраторов входного, выходного блоков и блока оперативной памяти, оперирующими с многоразрядными данными, выходы У`1…У`m элемента ПЗУ4 соединены с входами второго модуля распределения команд МРК2 с командами С15…С32 на выходе, для операций с многоразрядными данными, выходы «а…an» элемента ПЗУ5 связаны с входами дешифратора подключения многоразрядных блоков к общим шинам Т1…Tn системы связи, в программный блок так же введены, логический элемент ИЛИ и по числу выходов каждого счетчика импульсов СИ1 и СИ2, двухвходовые логические элементы ИСКЛЮЧАЮЩЕЕ ИЛИ, каждый из которых связан первым входом с выходом одного разряда счетчика СИ1, а вторым входом с соответствующим выходом счетчика СИ2, а выходами все элементы ИСКЛЮЧАЮЩИЕ ИЛИ подключены к входам элемента ИЛИ, выход которого соединены с входами сброса в нули счетчиков СИ1 и СИ2, в программном блоке элемент И входами связан с выходами второго элемента И блока синхронизации, с выходом шестого элемента И коммутационно вычислительного блока (КВБ) и с определенным выходом модуля МРК2, а выходом связан с входом открывания электронного ключа программного блока, где элемент ППЗУ соединен адресными входами с выходами счетчика импульсов СИ1, а информационными выходами с информационными входами электронного ключа, который информационными выходами связан с установочными R и S входами счетчиков СИ1 и СИ2, имеющих счетные входы «С» и входы K` сброса в нуль, в блок синхронизации введены шестой и седьмой элементы И, элемент ИЛИ и первый и второй элементы НЕ, причем входы шестого элемента И связаны с определенным выходом модуля МРК2 программного блока и с соответствующим выходом блока КВБ, вход первого элемента НЕ соединен с выходом третьего И блока синхронизации, а выход подключен к входу седьмого элемента И, другой вход последнего связан с выходом элемента ИЛИ, один вход которого соединен с выходом шестого элемента И, другой вход элемента ИЛИ подключен к выходу седьмого элемента И, выход элемента ИЛИ так же связан с входом второго элемента НЕ, выход которого соединен с входами второго, третьего и пятого элементов И блока синхронизации. Устройство включает в себя, изображенных на фиг.1 входной блок 1 одна группа входов которого подключена к дискретным датчикам и источникам двоичного кода (на схеме не показаны) X1...XR, а вторая группа входов соединена с адресными шинами C`1…C`j, связанного выходом i с входом коммутационно-вычислительным блока 2, подключенного к блоку оперативной памяти 3, выходному блоку 4, программному блоку 5, блоку синхронизации 6, многоканальный операционный блоку 7, содержит «n» логических каналов в многоканальном операционном блоке МОБ 7 первый и второй дешифраторы 8 и 9, второй элемент И 12, соединенный входом с выходом блока синхронизации, первый элемент ИЛИ 15 выходом связан с входами элементов 24 всех логических каналов, управляемый элемент 16, управляемую ячейку памяти 17, шестой элемент И 18, седьмой элемент И 19, четвертый элемент И 20, пятый элемент И 21, четвертый элемент ИЛИ 22, девятый, десятый, одиннадцатый и двенадцатый элементы И 73, И 76, И135 и И75, третий и шестой элементы ИЛИИ и ИЛИ 74, восьмой элемент И72, соединенный одним входом с выходом d2 второго элемента И64 блока 6, электронный выключатель 77, элемент и первый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 79 и 103, восьмой элемент ИЛИ 101, управляемый триггер 102, пятый элемент ИЛИ 107, элемент ИЛИ-НЕ 112 и изображенной на фиг.10 системы связи, имеющей информационные общие шины 80, дешифратор 81 своими входами соединенный с выходами a1, а2, а3…an элемента ПЗУ5 программного блока 5, а выходами N1 и N2 подключенный к управляющим входам первого 82 и второго 83 электронных ключей, а также выходами N3 и N4 к двум соответствующим входам блока оперативно памяти и выходного блока, также состоит из программного блока 5, модулей распределения команд МРК1 и МРК2, логического модуля ЛМ, модуля преобразования информации МПИ, блока ускоренного переноса БУП и дискретного модуля ДМ.
Блок ускоренного переноса (БУП) имеет структуру определяемую нижеследующими логическими функциями:
M1 - сигнал с выхода первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ103 многоканального операционного блока 7, поступающий на вход блока БУП;
М2…Mn - сигналы переноса, поступающие с определенных выходов блока БУП на соответствующие входы вторых элементов И27 всех логических каналов, кроме первого в блоке 7;
Mn+1 - сигнал переноса, поступающий с определенного выхода блока БУП на соответствующий входы модуля ДМ;
В1…Bn - сигналы с выходов первых счетных триггеров 29 соответствующих логических каналов блока 7, поступающие на соответствующие входы блока БУП;
П1…Пn - сигналы с выходов всех вторых счетных триггеров 30 логических каналов блока 7, поступающие на входы блока БУП. Знаки (⋅) или (+) в функциях означают соответственно логические операции И и ИЛИ.
Как следует из анализа функций 1А, блок БУП позволяет параллельно реализовать процесс переноса по всем каналам при арифметических операциях.
Устройства работает по тактам, сформированным в блоке синхронизации 6, каждый такт поделен на четыре импульса по одной четверти такта, все триггеры могут менять свое состояние по одному из этих импульсов, переключение по заднему фронту импульса, сброс в «0» по переднему (фиг.9).
В блоке 7 выходы дешифраторов 8 и 9 обозначены соответственно e1…e7 и Д1…Д3. Слова логический элемент И (ИЛИ, НЕ и т.д.) и элемент с аналогичными обозначениями одно и тоже.
При необходимости, дешифратор 81 по сигналам а4…an с выхода ПЗУ5 может подключать и другие, не указанные в описании, внешние блоки к общим шинам 80.
Система связи, в наших примерах, служит для организации обмена информационными сигналами Т1…Tn по одноименным шинам между блоками 1, 3, 4 и 7 по соответствующим сигналам с выходов программного блока 5. При активизации, на выходах дешифратора 81 системы связи, сигнала N1 первый ключ 82 пропускает значение кода Q1…Qn с выходов входного блока 1 на входы логических каналов в блоке 7 по общим шинам 80, каждая из которых обозначена через Т1…Tn. В случае активизации выхода N2 дешифратора 81 второй ключ 83 пропускает по общим шинам 80 код Р1…Pn с выходов блока 3 в виде Т1…Tn на входы элементов И 23 всех логических каналов. При активизации е3 на выходе дешифратора 8 в блоке 7, электронный выключатель 77 пропускает значение кода В1…Bn с выходов логических каналов, через схемные фрагменты Ф1…Фn на общие шины 80 в виде информационных данных Т1…Tn и при активизации выходов N3 или N4 дешифратора 81, значения Т1…Tn поступают на соответствующие входы блока 3 или блока 4, при активизации выхода С30 на выходе модуля МРК2, значения Т1…Tn с выхода модуля МПИ поступают через ключ 136 на общие шины 80 системы связи. Знак ⊕ означает логическую операцию ИСКЛЮЧАЮЩЕЕ ИЛИ.
Через С0…С14 обозначены командные шины (сигналы) на выходах модуля МРК1 программного блока, связанные с соответствующими входами коммутационно-вычислительного блока (КВБ) 2 и управляющие операциями в основном с одноразрядными данными (операндами).
Команды С15…С32 обеспечивают работу с многоразрядными данными и поступают из модуля распределения команд МРК2 программного блока.
Через C`1…C`j и C``1…C``e обозначены коды адресных шин (сигналов), определяющие адреса источников и приемников информации в блоках 1, 3 и 4 для работы соответственно с одноразрядными и многоразрядными данными, поступают коды с выходов программного блока 5.
X1…Xn, …, Xm…Хк - многоразрядные двоичные коды (сигналы), поступающие например на входы входного блока 1 с выходов аналого-цифровых преобразователей, где левые разряды являются младшими.
Хк+1…Xr - входные одноразрядные дискретные сигналы от датчиков (кнопки, путевые выключатели и т.д.), поступающие на входной блок 1
J и Т1…Tn+1- соответственно одноразрядные и много-разрядные информационные данные (сигналы) на входах и выходах соответствующих электронных ключей, выключателей, блоков, а также на общих шинах 80 системы связи (фиг.10).
Входы блоков, логических каналов, логических элементов (элементов) и т.д. указаны входящими стрелками, а выходы - исходящими стрелками.
В закрытом состоянии все электронные ключи и выключатели имеют на выходах высокий импеданс сопротивления.
Слова логический элемент и элемент, а также сигналы и команды в данном тексте и в формуле изобретения имеют аналогичный смысл.
На фиг.2 изображена структура логических каналов. Каждый из «n» каналов состоит из первого элемента И 23, связанного выходом с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 24, выход которого соединен с первым входом элемента ИЛИ 25, выход этого элемента связан с входом третьего элемента И 28, выход которого подключен к счетному входу первого счетного триггера 29, выход которого соединен, через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 100 соответствующего схемного фрагмента Ф с входом элемента И-НЕ 26 и непосредственно со счетным входом второго счетного триггера 30, выходом соединенного с соответствующим входом блока ускоренного переноса БУП, из модуля сдвига разрядов двоичного кода МСР2 для первого канала, модуля сдвига разрядов МСР3 для последнего канала и модулей сдвига разрядов МСР1 для остальных каналов, с соответствующими связями, второго элемента И27, связанного выходом с входом элемента ИЛИ25.
Пример входного блока 1 представлен на фиг.3 и содержит ряд электронных ключей 32 на входы которых поступают разряды двоичных кодов X1…Xn,…,Xm…Хк и которые поочередно, по сигналу с выходов первого дешифратора 33, пропускают двоичный код на выходы Q1…Qn в зависимости от значений адресных кодов С``1…С``е поступающих с выходов элемента ПЗУЗ, программного блока 5, элементы И 34 на первые входы которых поступают одноразрядные информационных сигналов Хк+1…Xr, вторые входы элементов И34 подключены к выходам второго дешифратора 35 и в зависимости от значений адресных кодов на соответствующих адресных шинах C`1…C`j идущих с выхода элемента ПЗУ1 программного блока 5 на дешифратор 35, при помощи активизации определенного выхода дешифратора 35, соответствующий бит информации появляется на выходе элемента ИЛИ 36, т.е. на выходе блока 1 для одноразрядных переменных.
Входящий в состав устройства коммутационно-вычислительный блок (КВБ) 2, изображенный на Фиг. 4, реализует логические операции с одноразрядными двоичными переменными поступающими через соответствующие элементы на вход счетного триггера 43 представлен на фиг.4 и содержит второй элемент НЕ140, дешифратор 37, соединенный тремя входами с выходами модуля МРК1, а первыми двумя выходами с первыми входами первого и второго элементов И 38, И 39, а третьим и четвертым выходами подключен к входам двух элементов И элемента И-ИЛИ (2-2-2-2И-4ИЛИ) 40, выход которого соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 41, второй вход которого подключен к соответствующему выходу модуля МРК1, а выход связан с первым входом девятого элемента И119 и с определенным входом третьего элемента И42, счетный триггер 43 с одним прямым выходом, вход сброса в «0» которого и вход третьего элемента ИЛИ127 соединены с выходом четвертого элемента И45, первый вход последнего связан с соответствующим выходом модуля МРК1, а второй вход подключен к выходу d2 блока синхронизации 6, выход С8 модуля МРК1 соединен с входами элементов НЕ140 и И119, а выход последнего подключен к входу первого элемента ИЛИ117, входы второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 120 связаны с выходом счетного триггера 43 и с выходом модуля МРК1, а выход соединен с информационными входами ячеек памяти 57 выходного блока 4 и с соответствующим входом элемента 51 блока 3, второй счетный триггера 47, счетный вход которого связан с выходом восьмого элемента И116, входы последнего подключены к выходу первого элемента ИЛИ117 и к соответствующему выходу d1 блока синхронизации 6, инверсный выход d второго счетного триггера 47 связан с входом шестого элемента И106 входом элемента И162 блока синхронизации, выход d` элемента И106 соединен с блокирующими входами дешифратора 81 системы связи, входами элемента И28 всех логических каналов и дешифраторов 8, 9, а также с входами элементов И20, И21 и И76 блока 7, где второй вход элемента И76 связан с соответствующей командной шиной модуля МРК2, а выход подключен к определенному входу элементов И27 всех логических каналов блока 7, в коммутационно-вычислительном блоке соответствующие входы первого и второго элементов И логического элемента И-ИЛИ(2-2-2-2И-4ИЛИ) 40 соединены с выходом i элемента 36 блока 1 и с выходом f элемента 54 блока 3, первые входы третьего и четвертого элементов И логического элемента 40 связаны соответственно с двумя выходами e`` и е`7 дешифратора 37, а вторые входы третьего и четвертого элементов И соединены с выходом управляемого элемента 16 блока 7 и выходом модуля ДМ, вторые входы первого и второго элементов И38 и И39 объединены и связаны с выходом d1 блока 6, а выходы подключены к входу F1 элементов 51 блока 3 и к входам F2 элементов 57 блока 4, определенные три входа третьего элемента И42 соединены соответственно с выходом d`` элемента ИЛИ108, с выходом d1 блока 6 и с выходом элемента И-НЕ44, первый и второй входы которого связаны с выходом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 120 и с командной шиной С2 на выходе модуля МРК1, блокирующий вход дешифратора 37 блока 2 соединен с выходом d`` элемента ИЛИ108, входы которого связаны с определенным выходом С13 модуля МРК1 и с аварийным сигналом Ст из объекта управления, третий триггер 121 своим инверсным выходом H1 связан с четвертым входом третьего элемента И 42, а своими входами сброса в «1» и «0» подключен соответственно к выходу одиннадцатого элемента И123 и через третий элемент ИЛИ 127 к выходу десятого элемента И122, соответствующие входы элементов И123 и И122 соединены с выходами С9 и С7 модуля МРК1, с выходом d2 блока синхронизации 6, с инверсным и прямым выходами третьего триггера 121, с выходом элемента ИЛИ 108, а элемент И123 с элементом ИСКЛЮЧАЮЩЕЕ ИЛИ 120, элемент И122 еще одним входом подключен к выходу элемента НЕ 128, вход которого связан с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 120, двенадцатый элемент И 125 подключен входами к соответствующему выходу С11 модуля МРК1 программного блока, к прямому выходу триггера 121, к выходу d`` элемента И108 и к определенному выходу d1 блока синхронизации 6, а выходом соединен с первым входом второго элемента ИЛИ124, второй вход которого связан с выходом третьего элемента И42, а выход подключен к счетному входу счетного триггера 43, седьмой элемент И94 своими входами соединен с выходами С14 модуля МРК1 и d2 блока синхронизации 6, а выходом связан с входом сброса в «0» триггера 47, пятый элемент И46 входами подключен к выходам е` дешифратора 37 и второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ120, а выходом соединен с вторым входом элемента ИЛИ 117, выход и вход элементов НЕ140 и И42 связаны.
Пример блока оперативной памяти (БОП) 3 представлен на фиг.5 и содержит ряды ячеек памяти 48, в одни из которых записывается информационный многоразрядный код данных Т1…Tn из общих шин 80 по команде N3 и импульсу d1, поступающих на входы первого элемента И 70 с выхода дешифратора 81 системы связи и блока синхронизации 6, адрес ряда ячеек памяти формируется в ПЗУЗ программного блока 5 на адресных шинах C``1…C``e и выходах дешифратора 49, Считывание многоразрядного двоичного кода с выхода одного из рядов ячеек памяти 48 осуществляется электронным ключом 50 по сигналам с выхода дешифратора 49, в зависимости от значений сигналов на адресных шинах C``1…C``e и по команде N2 считанный код поступает на общие шины 80, через ключ 83 системы связи, ряд однобитовых ячеек памяти 51 куда записываются результаты вычислений булевых функций с выхода элемента 120 по команде с выхода элемента И 38 блока 2 и в соответствии с сигналами на адресных шинах C`1…C`j, формирующихся на выходе элемента ПЗУ1 программного блока 5 и затем на выходах дешифратора 52, который определяет также ячейку памяти 51 откуда происходит считывание бита информации, через элементы И 53 и ИЛИ 54, в блок КВБ запись и считывание происходит на разных тактах работы устройства.
Пример структуры выходного блока 4 представлен на фиг.6, он состоит из рядов ячеек памяти 55, куда записываются значения двоичных кодов Т1…Tn с общих шин 80, которые формируются на выходах логических каналов, через схемные фрагменты Ф1…Фn и выключатель 77 блока 7, по команде с выхода элемента И 71, на вход которого поступают сигналы N4 и d1 соответственно с выхода дешифратора 81 и из блока 6, адреса рядов ячеек памяти определяются сигналами на адресных шинах C``1…C``e, поступающих с выхода элемента ПЗУ3 программного блока 5 и активизацией соответствующего выхода первого дешифратора 56, с выходов ячеек памяти 55 двоичный код может поступать, например, в информационные системы, цифро-аналоговые преобразователи и т.д., однобитовые ячейки памяти 57 служат для записи результатов вычисления булевых функций поступающих с выхода элемента 120 блока 2 по команде с выхода элемента И 39 блока 2, адрес ячейки памяти 57 определяется сигналами на адресных шинах C`1…C`j модуля ПЗУ1 программного блока и активизацией соответствующего выхода дешифратора 58. Переменные с выходов ячеек 57 могут поступать на электроприводы, сигнализацию и т.д.
Программный блок 5 представлен на Фиг. 7, Фиг. 11 и Фиг. 12, он содержит блок источника импульсов 59 (Фиг. 11, Фиг. 7), содержащего одинаковые по схемам многоразрядные счетчики импульсов СИ1 и СИ2, работающие синхронно, с одинаковыми количествами разрядов и связанных между собой счетных триггеров 84, выходы которых O``1…O``m и O`1…O`m являются выходами счетчиков СИ1 и СИ2, счетный вход «С» каждого первого счетного триггера счетчиков связан с одним определенным выходом Z элемента И63 блока 6, по числу счетных выходов в счетчиках, двухвходовые элементы ИСКЛЮЧАЮЩИЕ ИЛИ 160, каждый из которых входами подключен, соответственно к одинаковым разрядам на выходах счетчиков, СИ1 и СИ2, а всеми выходами к входам элемента ИЛИ161, выход которого к связан с входом сброса всех триггеров счетчиков СИ1 и СИ2 в «0», что позволяет при сбоях в работе счетчика СИ1, восстановить его синхронную работу и предотвратить ошибки при выполнении программы, связанные с несанкционированными пропусками рабочих тактов, элемента И109, входами соединенного соответственно с выходами С32, d и d2, соответственно модуля МРК2, второго счетного триггера блока 2 и элемента И64 блока 6, а выходом подключенного к входу управляющему открытием электронного ключа 85, информационные выходы которого связаны с установочными входами R и S триггеров счетчиков СИ1 и СИ2, а информационные входы ключа 85 подключены к информационным выходами Т`1…Т`m блока ППЗУ, адресные входы которого соединены с выходами O`1…O`m счетчика СИ1 (Фиг. 11 и Фиг. 12) Программный блок (Фиг. 7) содержит так же элементы стандартных постоянных запоминающего устройства ПЗУ1, ПЗУ, ПЗУЗ, ПЗУ4 и ПЗУ5, имеющих адресные входы и соответствующие информационные выходы, адресными входами все ПЗУ1...ПЗУ5 подключены к выходами O`1…O`m счетчика СИ1, а выходами C`1…C`j элемент ПЗУ1 связан с входами дешифраторов 35 и 58 входного и выходного блоков, и с входами дешифратора 52 блока оперативной памяти, работающих с одноразрядными данными, элемент ПЗУ2 выходами У1…Ук связан с входами модуля МРК1 на выходе которого образуются распределенные команды С0...С14 для обслуживания операций с одноразрядными переменными во всех соответствующих блоках, элемент ПЗУЗ входами связан с выходами О`1…О`m счетчика СИ1, а выходами С``1…С``e подключен к входам дешифраторов 33 и 56 входного и выходного блоков и к входам дешифратора 49 блока оперативной памяти, для работы с многоразрядными данными, элемент ПЗУ4 входами соединен с выходами O`1…O`m счетчика СИ2, а выходами У`1…У`m с входами модуля распределения команд МРК2, где преобразуются в распределенные команды С15…С32, обеспечивающие выполнение операций с многоразрядными данными, независимо от выполнения операций с одноразрядными переменными, т.е. на одних и тех же тактах, что повышает быстродействие устройства. Элемент ПЗУ5 содержит на выходе коды команд, например a1, а2, а3, а4, которые через дешифратор 81 при помощи
выходных сигналов N1, N2, N3, N4…Nm определяют и поочередно по тактам подключают внешние блоки из множества «m», в нашем примере блоки 1, 3, 4 к общим шинам 80 системы связи (Фиг. 10), входной блок 1 подключается сигналом N1, выходной блок 4 сигналом N4, блок оперативной памяти 3 подключается сигналом N3 на запись и сигналом N2 на считывания. Элементы постоянных запоминающих устройств ПЗУ1…ПЗУ5 являются стандартными. Запись программы работы устройства в двоичных кодах осуществляется в элементы ПЗУ1…ПЗУ5 при программировании устройства для решения конкретной задачи. Элементы ПЗУ1, ПЗУ2, ПЗУ3, ПЗУ4 и ПЗУ5, счетчики импульсов СИ1 и СИ2, логические элементы ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент ИЛИ работают следующим образом, программа работы устройства с учетом всех подпрограмм, последовательно записывается двоичными кодами в ячейки памяти элементов ПЗУ1…ПЗУ5 по соответствующим адресам, при работе устройства на каждом такте работы счетчиков, выходные сигналы O`1…O`m с счетчика СИ1 поступают на входы элементов ПЗУ1…ПЗУ5 и последовательно, если нет команды выбора подпрограмм, считывают программные коды из ячеек памяти (выходов) ПЗУ1…ПЗУ5, которые, во первых, через соответствующие дешифраторы, определяют адреса данных для считывания или записи во входные или выходные блоки и блок оперативной память, ПЗУ 1 для одноразрядных операндов, а ПЗУ3 для много разрядных, а во вторых, определяют, через модуль МРК1 командный код С0…С14, управляющий работой всех блоков с одноразрядными операндами, а через модуль МРК2 командный код С15…С32, управляющий работой всех блоков с много разрядными операндами.
Один из примеров схемы счетчиков импульсов СИ1 и СИ2 представлен на Фиг. 11, где на счетные входы «С» первых счетных триггеров счетчиков СИ1 и СИ2 одновременно подается импульс Z из блока синхронизации, на входы K` сброса в ноль всех триггеров, поступает сигнал сброса при случайном или «вирусном» сбое в работе любого счетчика и работа в данном цикле начинается сначала без возможных ошибок из-за сбоя в последовательности выполнения программы.
Блок синхронизации 6 (фиг.8) вырабатывает синхроимпульсы Z1, d2, d1, Z в каждой четверти такта (Фиг. 9) и содержит первый счетный триггер 62, подключенный прямым выходом к входу первого элемента И63, а инверсным выходом к первым входам второго, третьего и четвертого элементов И64 И115 и И65, второй вход последнего подключен к выходу пятого элемента И 66, три входа которого связаны с прямыми выходами первого и второго счетных триггеров 62, 67 и инвертора 68, два входа второго элемента И64 соединены с инверсным выходом первого счетного триггера 62 и вместе со счетным входом первого счетного триггера 62 и входами элементов И63 и И64 с выходом генератора импульсов 69, выход элемента И65 связан с входом сброса в «0» триггера 67, еще один вход элемента И63 соединен с инверсным выходом триггера 67, элемент И115 вторым и третьем входами подключен к инверсному выходу счетного триггера 67 и к выходу инвертора 68, также соединенному выходом с счетным входом триггера 67, выход d1 элемента И66 связан с определенными входами элементов И42, И125 в блоке 2, выход Z первого элемента И63 соединен с счетными входами первых счетных триггеров 84 счетчиков импульсов СИ1 и СИ2 блока программ 5, выход d2 элемента И64 связан с соответствующими входами элементов И45, И94, И122, И123 блока 2, И21 и И72 блока 7, выход d1 элемента И66 также связан с входами элементов 28 всех логических каналов, элементов И38, И39, И116 блока 2, элементов И70 и И71 блоков 3 и 4, элемента И12 и элемента И20 блока 7, связь синхроимпульсов с любыми логическими элементами устройства определяет предложенную, одну из возможных последовательностей операций записи информации в триггеры устройства, при реализации заданного алгоритма на каждом такте его работы в соответствии с фиг.9, сброс в нуль триггера 67 производится единичным сигналом с выхода элемента И65, в блок синхронизации введены шестой и седьмой элементы И162, И163, элемент ИЛИ164 и первый и второй элементы НЕ165 и НЕ167, причем элемент И162 связан с выходом С32 модуля МРК2 блока 5, а второй вход соединен с выходом d триггера 47 блока 2, выход элемента И162 подключен к первому входу элемента ИЛИ164, второй вход которого связан с выходом элемента И163, первый вход элемента И163 соединен с выходом элемента ИЛИ164, а второй вход элемента И163 подключен к выходу элемента НЕ165, который своим входом связан с выходом Z1 элемента И115 блока синхронизации, выход элемента ИЛИ164 соединен с входом второго элементом НЕ167, выход которого подключен к соответствующим входам элементов И64, И66 и И115 блока синхронизации, для блокировки сигналов Z1, d2, d1, переключающих триггеры и ячейки памяти устройства, на все время переходного процесса, связанного с изменением «скачком» порядка выполнения программы, например при реализации нелинейных алгоритмов. При переходе «скачком» на новую подпрограмму, на переходном такте, значения С32=1 и d=1 поступят на входах элемента И162 и при работе схемы из введенных элементов И162, ИЛИ164, НЕ165, И163 и второго элемента НЕ167, нулевой сигнал появится на выходе элемента НЕ167 блокируя возможность изменения состояния триггеров и ячеек памяти устройства, а в первой четверти переходного такта на выходе элемента НЕ165 появится «1», после этого команда С32 может оказаться равной 0, но блокирующий сигнал Z2 останется равным «0» на весь период переходного такта. Блокировочный сигнал Z2 будет равен «1» и снимет блокировку триггеров и ячеек памяти, в первой четверти следующего за переходным такте, заданного рабочего алгоритма при выполнении, в нашем особом случае, санкционированной, внеочередной части программы (Фиг. 8). Это позволяет повысить надежность работы устройства, т.к. установление сигналом d2 переходного внеочередного такта в счетчиках СИ1 и СИ2 во второй четверти такта приводит к тому, что в третьей и четвертой четвертях переходного такта, до появления первого рабочего такта новой подпрограммы, могут происходить несанкционированные изменения в триггерах и ячейках памяти из-за снятия блокировок, действовавших в первой и второй четвертях до появления переходного такта. Допустим, что все другие триггеры (ячейки памяти) срабатывают по заднему фронту импульсов, поступающих на их управляющие и счетные входы, сброс в «0» происходит по переднему фронту импульса. Перед началом работы все триггеры и ячейки памяти установлены в «0».
Принцип работы блока 2 (Фиг. 4) состоит в последовательной по тактам реализации булевых функций в базисе И, ИЛИ, ИСКЛЮЧАЮЩЕЕ ИЛИ, НЕ, И-НЕ. ИЛИ-НЕ условно представленных в виде дизъюнкции конъюнкций или конъюнкции дизъюнкций, за меньшее, по сравнению с аналогом и прототипом, количеством тактов без обращения в процессе вычисления к ячейкам памяти блока 3 для хранения и считывания промежуточных результатов, а также в управлении процессами в блоках 3, 4. 5 и 7, соответствующими сигналами с выхода дешифратора 37.
Перед вычислении булевых функций счетный триггер 43, сигналом с выхода элемента И45, устанавливается в нулевое состояние, т.е. его выход Тр аналогичен по наименованию с сигналом на его выходе, равен «0» и третий триггер 121 этим же сигналом устанавливается в нулевое состояние и его инверсный выход Н1=1. Триггер 43 переключается при подаче с выхода элемента И42 единичного сигнала, проходящего через элемент ИЛИ124 на его счетный вход по окончанию импульса, d2 который подается во второй четверти каждого такта, третий триггер 121 устанавливается в единичное состояние т.е.на его прямом выходе Н=1 при единичных значениях на входах элемента И123 в конце второй четверти такта по импульсу d2, поступающему на каждом такте и в нулевое состояние, т.е. на его инверсном выходе Н1=1 во второй четверти такта при единичных значениях на входах элемента И122 или при единичном импульсе на выходе элемента И45 (Фиг. 9). Вычисление логических функций в коммутационно-вычислительном блоке 2 поясним на примере вычисления скобочной функции У 1, содержащей функции И, ИЛИ. НЕ, И-НЕ, ИЛИ-НЕ, ИСКЛЮЧАЮЩЕЕ ИЛИ:
X1…Х9 - двоичные переменные поочередно подаваемые на каждом такте в соответствии со значениями команд С4…С6, С15, С19, С23 и адресных сигналов С`1…С`е, из одного из блоков 1,3,7 или БУП, например из входного блока 1, на вход элемента И-ИЛИ40 блока 2 и далее, при определенном значении команд C1, С2, С29, С25 и сигнала Н1=1, очередная входная переменная из X1…Х9 или ее инверсия, через элементы И41 и И42 поступает на счетный вход триггера 43 в виде импульса d4 (Фиг. 1, Фиг4). Причем в случае С1=1 соответствующая переменная из X1…Х9 инвертируется в элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 41. Обозначим:
тогда 
На первом такте при С1=0, С2=0, С3=0, С7=0, С8=0, С 10=0, С9=1, С2=0 Значение X1 поступает через элементы И-ИЛИ 40, И41 и И42 на счетный вход триггера 43 и если Х1=1 то, после окончания импульса d1 на выходе Тр триггера 43 появляется «1». Очевидно, что при этом подфункция 
равна нулю при любом значении Х2 и продолжать ее вычисление на следующем такте нет смысла. Для этого следует блокировать работу триггера 43 на втором такте работы устройства. Если Х1=0 триггер 43 не изменит своего состояния и Тр=0, а значение функции Х1+Х2 не известно и следует продолжить вычисление функции 
на следующем такте. Этот выбор автоматически осуществляется установкой C10=0 на втором такте работы в соответствии со значениями сигнала Тр на выходе триггера 43 и определенных командных сигналов. Выход элемента НЕ140 связан с входом элемента И42.
На втором такте работы устанавливаются командные сигналы С1=0, С2=1, С3=0, С7=0, С 10=0, С9=0, С11=0 и при Тр=1 (Х1=1) работа счетного входа триггера 43 блокируется нулевыми сигналами с выходов элементов И-НЕ44 и И42, а если Тр=0 (Х1=0) блокировки триггера 43 нет и соответствующая переменная Х2 поступает с выхода элемента И-ИЛИ40, через элементы И41 и И42 на счетный вход триггера 43 и при Х2=1 триггер 43 изменит свое состояние, т.е.Тр=1 и результат вычисления функции 
а если Х2=0, то триггер 43 не изменит своего состояния, а результат вычисления функции 
и на выходе Тр триггера 43 в любом случае будет находиться инверсия результата вычисления функции 
и если Тр=0, т.е. функция 
при этом вычислять функцию У2 нет смысла т.к. функция У2=1. При этих условиях работу счетного входа триггера 43 следует заблокировать с третьего такта и до конца четвертого такта, исключая поступление переменных Х3 и Х4 на счетный вход триггера 43, а также инвертировать значение сигнала на выходе Тр, чтобы он прямо соответствовал результату вычисления функции 
и функции У2. При необходимости такой принцип блокировки работы триггера 43 будет осуществляться и на других тактах. Если по окончанию второго такта 
то следует продолжить вычисление функции У2, т.к результат вычисления функции У2 не известен.
На третьем такте устанавливаются командные сигналы С1=1, С2=1, С3=0, С7=0, С10=1, С9=1,С11=1 и если после второго такта Тр=0 (У2=1), то выход J элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 120 равен «1» и третий триггер 121, во второй четверти третьего такта, меняет свое состояние на единичное (Н=1, Н1=0)) и происходит блокировка работы триггера 43 нулевыми выходами элементов И42 и И45 и до конца выполнения команд по вычислению функции У2. т.е. значения переменных Х3 и Х4 не смогут поступать на счетный вход триггера 43 и менять его состояние, при этом во второй четверти третьего такта единичный импульс d2, с выхода элемента И125, через элемент ИЛИ124 переключит триггер 43 в единичное состояние т.е. Тр=1 и на выходе триггера 43 присутствует результат вычисления функции У2=1, который сохраняется до конца выполнения команд на вычисление функции У2. А если после второго такта Тр=1. то на выходе J элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 120 в начале третьего такта имеется «0» и триггер 121 не переключится в единичное состояние, блокировки триггера 43 нет и продолжится вычисление функции У2 т.к. Х1+Х2=0, при этом инверсия переменной Х3 с выхода элемента И-ИЛИ40 поступит через элементы И41 и И42 на счетный вход триггера 43 и если Х3=1 то триггер 43 не изменит свое состояние и Тр=1, при этом результат вычисления функции Х3⋅Х4 не определен и вычисление надо продолжить на четвертом такте, а если Х3=0, то триггер 43 переключится и Тр=0 и результат вычисления функции Х3⋅Х4 известен и равен нулю. В этом случае результат вычисления всей функции У2 равен нулю т.к. X1+Х2=0 и Х3⋅Х4=0. При этом работу счетного триггера 43 следует блокировать на следующем четвертом такте работы.
На четвертом такте при С1=1, С2=1, С3=0, С7=0, С 10=1, С9, С11=0, в случае Тр=0 счетный вход триггера 43 блокируется нулевыми сигналами с выходов элемента И-НЕ44, элемента И42 и И125 сохраняя на выходе триггера 43 значение всей функции У2=0, а при Тр=1 и нулевом состоянии триггера 121 (Н 1=1) блокировки работы триггера 43 нет и инверсия переменной Х4 поступает с выхода элемента И-ИЛИ40, через элементы И41 и И42 на счетный вход триггера 43 и если Х4=0, то триггер 43 переключится и Тр=0, а это означает, что функция Х3⋅Х4=0 и результат вычисления всей функции У2=0, т.к. 
и Х3⋅Х4=0. Из этого следует, что если в конце четвертого такта значение на выходе триггера 43 равно «0», т.е. если Тр=0, то значение функции У2=0, а если Тр=1, то значение функции У2=1, а это значит, что при Тр=0(У2=0) вычислять функцию У3 нет смысла, т.к. при этом известно значение логического произведения двух функций У2⋅У3=0 и работу триггера 43 надо заблокировать до конца вычисления функции У3, а при Тр=1 (У2=1) следует продолжить вычисление функцию У3 т.к. значение У2⋅У3 не известно.
На пятом такте при С1=1, С2=0, С3=0, С7=1, С 10=1, С9=1, С11=0, если в начале такта Тр=0, то сигнал J=1 и в случае нулевого состояния триггера 121 (Н1=1) единичный выход элемента И123 переключит, по импульсу d2, триггер 121 в единичное состояние (Н1=0), при этом сигналом Н1=0 работа триггера 43 заблокируется нулевыми сигналами с выходов элементов И42 и И45 до конца выполнения команд по вычислению функции У3, т.к. в этом случае У2⋅У3=0, если Тр=1, то J=0, на выходе элемента НЕ128 единичный сигнал и если третий триггер 121 находился в единичном состоянии с начала третьего такта, то единичный сигнал с выхода элемента И122 через элемент ИЛИ127 переключит триггер 121 в нулевое состояние (Н 1=1), при этом снимается блокировка работы триггера 43. А если триггер 121 находился в нулевом состоянии при Тр=1 и J=0, то он не меняет своего состояния (Н1=1) и блокировки триггера 43 нет и через элементы И41 и И42 инверсия переменной Х5 с выхода элемента И-ИЛИ40 поступает на счетный вход триггера 43 и если Х5=0, то триггер 43 во второй четверти такта по импульсу d2 изменит свое состояние, т.е. выход Тр=0, а если Х5=1, то триггер 43 не изменит своего состояния и вычисление функции Х5⊕Х6 продолжается. На шестом такте при любом значении С10 и при С1=0, С2=0, С3=0, С7=0, С9=0, С11=0 значение переменной Х6 поступает, с выхода элемента И-ИЛИ40, через элементы И41 и И42 на счетный вход триггера 43 и если Х6=0, то состояние триггера 43 не изменится, а если Х6=1, то триггер 43 переключится и на выходе триггера 43 будет присутствовать результат вычисления функции Х5⊕Х6, т.е. при одинаковых значениях переменных Х5 и Х6 на выходе Тр имеется «0, а при разных значениях Х5 и Х6 на выходе Тр находится «1». Очевидно, что при Х5⊕Х6=1 функция У3=1, продолжать ее вычисления нет смысла, поэтому следует блокировать по соответствующим тактам работу триггера 43 до конца вычисления функции У3, а если Х5⊕Х6=0 (Тр=0) то вычисление функции УЗ следует продолжить т.к. в этом случае результат ее вычисления не известен.
На седьмом такте работы при С1=1, С2=1, С3=0, С7=0, С9=1, С10=0, С11=0 и если после шестого такта Тр=1 (Х5⊕Х6)=1 J=1 и в случае нулевого состояния триггера 121 (Н1=1) во второй четверти седьмого импульсу d2 следует его переключение в единичное состояние (Н1=0) и до конца вычисления функции У3 происходит блокировка работы триггера 43 сигналом Н1=0 и соответственно нулевыми выходами элементов И42 и И45, при этом на выходе тр. 43 сохраняется единичный результат вычисления функции У3=1. А если после шестого такта Тр=0 (Х5⊕Х6=0), J=0,\ и триггер 121 находится в нулевом состоянии (Н1=1), то блокировки триггера 43 нет и инверсное значение переменной Х7 поступит на счетный вход триггера 43 и если Х7=0, то триггер 43 переключится и его выход 
при этом функция 
а значит функция У3=1 и функция У1=У2⋅У3+Х9=1 не зависимо от значения Х9 и этот результат имеется на выходе Тр триггера 43. В этом случае следует блокировать работу триггера 43 до конца вычисления функции У1, а если Х7=1 то триггер 43 не изменит своего состояния и Тр=0, результат вычисления функции 
не известен и работу по ее вычислению следует продолжить на следующем такте.
На восьмом такте при С1=1, С2=1, С3=0, С7=0, С10=0, C9=1, С11=0 и если после седьмого такта Тр=1, J=1 и триггер 121 находится в нулевом состоянии (Н1=1), то триггер 121 во второй четверти такта по импульсу d2 переключается в единичное состояние и сигнал с его инверсного выхода Н1=0 блокирует работу триггера 43 нулевыми сигналами с выходов элементов И42, И45 и И125, а если после седьмого такта Тр=0 и триггер 121 находится в нулевом состоянии (Н1=1), то блокировки триггера 43 нет и инверсия переменной Х8 поступает через элементы И- ИЛИ 40, И41 и И42 на счетный вход триггера 43. Если Х8=0, то триггер 43 переключится в единичное состояние, т.е. Тр=1 и при этом функция 
, а функция У3=1 и функция 
независимо от значения Х9 и этот единичный результат находится на выходе Тр триггера 43, при этом следует блокировать работу триггера 43 на следующем такте т.к. значение функции У1 определено, а если Х8=1, то триггер 43 не переключится и на его выходе Тр будет находиться нулевой результат вычисления функции У3 т.е. У3=0 и при Тр=0 вычисление функции У1 следует продолжить с учетом переменной Х9.
В продолжении описания вышеизложенного процесса на восьмом такте, в начале девятого такта при С1=1, С2=1, С3=0, С7=1, С10=0, С9=1, С11=0 на весь период девятого такта и в случае Тр=0 и при нулевом состояния триггера 121 (Н1=1) блокировки работы счетного входа триггера 43 нет и следует подача инверсии переменной Х9 с выхода элемента И-ИЛИ40, через элементы И41, И42 и ИЛИ125 на счетный вход триггера 43 и если Х9=0, то триггер 43 меняет свое состояние по окончанию импульса d2 во второй четверти такта (Тр=1) и на его выходе устанавливается единичный результат вычисления всей функции У1=1, а если Х9=1, то триггер 43 не меняет своего состояния, т.к. переменная Х9 инвертируется в «0» в элементе ИСКЛЮЧАЮЩЕЕ ИЛИ41 и на выходе триггера 43 имеется нулевой результат вычисления функции У1=0.
А если в конце восьмого такта устанавливается Тр=1, то в начале девятого такта при H1=1, J=1 триггер 121 устанавливается в единичное состояние, блокируя работу триггера 43 нулевым сигналом на инверсном выходе HI триггера 121 и значение переменной Х9 не поступает на счетный вход триггера 43 при нулевых сигналах на выходах элементов И42 и И125, а на выходе Тр триггера 43 имеется единичный результат вычисления функции У1=1.
В случае, когда на пятом такте при Тр=0 (У2=0) работа триггера 43 была заблокирована сигналом Н1=0, с инверсного выхода триггера 121, до конца вычисления функции У3, на девятом такте следует, при единичном выходе элемента НЕ128 и при С7=1, Н=1, переключение триггера 121 в нулевое состояние во второй четверти девятого такта по импульсу d2 и снятие единичным сигналом H1 блокировки работы триггера 43 и затем поступление инверсии переменной Х9 на счетный вход триггера 43 и если Х9=0, то триггер 43 во второй четверти девятого такта, по импульсу d2 изменит свое состояние (Тр=1) и на выходе триггера 43 будет находиться единичный результат вычисления функции У1, а если Х9=1, то триггер 43 не изменит своего состояния (Тр=0) и на его выходе получим нулевой результат вычисления функции У1. При С8=1 элемент НЕ140 блокирует работу триггера 43.
В случае, как описано выше при работе на седьмом такте, установки триггера 121 в единичное состояние (Н1=0) во второй четверти седьмого такта и до конца вычисления функции У1 и соответствующей блокировки триггера 43 на седьмом такте при Тр=1 и Н1=0, единичное состояние триггера 121 и блокировка триггера 43 сохранятся и на девятом такте, т.к на девятом такте с выхода элемента НЕ128 на вход элемента 122 поступает нулевой сигнал, а на выходе Тр триггера 43 будет находиться единичный результат вычисления функции У1.Как видно из примера, выбор того или иного продолжения в процессе вычисления заданной функции Буля на каждом такте реализуется автоматически в зависимости от состояния триггеров 43 и 121 на предыдущем такте, значений соответствующей переменной X и командных сигналов «С» на данном такте. Итак при любых значениях переменных X1…Х9 в конце девятого такта работы блока 2 на выходе триггера 43 будет находиться результат вычисления функции У1. Как видно из приведенного примера схема блока 2 позволяет вычислять логическую функцию новым способом исходя из анализа результата вычисления первой же конъюнкции равной «1» в дизъюнкции конъюнкций и затем фиксировать этот результат до конца вычисления всей дизъюнкции, справедливо считая, что этот результат известен и равен «1», а при вычислении конъюнкции дизъюнкций в случае нулевого результата первой же дизъюнкции этот результат фиксируется до конца вычисления всей конъюнкции дизъюнкций, справедливо полагая, что и значение всей конъюнкции дизъюнкций, куда входит указанная дизъюнкция, равна «0». Такой подход позволяет существенно сократить число тактов при вычислении логических функций. Командные сигналы «С» формируются при программировании процесса вычисления заданной логической функции.
Таким образом в блоке 2, при любых значениях переменных X1…Х9, происходит вычисление функций алгебры Буля, содержащих вышеперечисленный набор логических функций, за минимальное количество тактов равное количеству переменных входящих в булеву функцию, без обращения в ячейки памяти блока оперативной памяти 3 для хранения промежуточных логических результатов вычислений подфункций и их использования в процессе вычисления всей функции Буля. Например при вычислении функции У1 после вычисления подфункции 
необходим дополнительный такт для записи Z1 в блок оперативной памяти 3 и еще один дополнительный такт для записи результата вычисления функции X3*X4=Z2 в блок 3, затем еще 3 дополнительных такта для считывания переменных Z1 и Z2 из блока 3, вычисления функции Z1+Z2=У2 и запись результата У2 в блок 3. Еще два дополнительных такта требуется для записи в блок 3 результатов промежуточных вычисления функций Х5⊕X6=Z3 и 
и затем еще три дополнительных такта для считывания переменных Z3 и Z4 из блока 3, вычисления функции Z3+Z4=У3 и запись У3 в блок 3, затем еще три дополнительных такта для считывания из блока 3 значений У2 и У3, вычисления функции У2⋅У3 и запись результата вычисления У2⋅У3 в блок 3 и еще один дополнительный такт для считывания функции У2⋅У3 и вычисление функции 
для вычисления функции У1 понадобилось четырнадцать дополнительных тактов, т.е для вычисления функции У1 всего потребовалось 23 такта работы, что существенно выше, чем в описанном устройстве.
В блоке 7, при С 15=1 и С23=0 на управляющих входах управляемого элемента 16, последний реализует логическую функцию ИЛИ, если С23=0 и С15=0, С 19=0, то элемент 16 реализует логическую функцию ИСКЛЮЧАЮЩЕЕ ИЛИ, если С 15=1 и С23=1, то элемент 16 реализует функцию ИСКЛЮЧАЮЩЕЕ ИЛИ двух последних разрядов двоичного кода на выходах схемных фрагментов Ф1…Фn, а при С 15=0 и С23=1 на выходе элемента 16 появляется сигнал с выхода последнего логического канала, при С15=0, С23=0 и С19=1 на выходе элемента 16 блока 7 появляется значение первого разряда двоичного кода, записанного в триггеры 29 логических каналов блока 7, где элемент ИЛИ-НЕ входами соединен с выходами элементов И76, ИЛИ11 и выходом el первого дешифратора, а выходом связанный с входом модуля ЛМ, элемент ИЛИ 15 входами подключен к Д1 выходу второго дешифратора и к выходу элемента И19, входы которого соединены с Д2 выходом второго дешифратора и с инверсным выходом управляемой ячейки памяти 17, информационным входом связанной с выходом L2 модуля ДМ, а входом управления с выходом элемента И20, связанного входами с выходами элемента ИЛИ-НЕ 112 и модуля МРК2, прямой выход ячейки 17 подключен к входу элемента И18 и к информационному входу управляемого триггера 102, выход Tn+1 которого соединен с одной из общих шин системы связи, а вход управления подключен к выходу элемента И12, другой вход элемента И18 связан с выходом элемента ИЛИ 101, входами подключенного к к выходам Д2 и Д3 второго дешифратора, а выход соединен с входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 103, другой вход которого связан вместе с с входом элемента И75 с одним из выходов элемента МРК2, другой вход элемента И75 подключен к выходу триггера 29 первого логического канала, а выход соединен с входом элемента ИЛИИ, другой вход которого связан с выходом элемента И135, входы которого подключены в выходам триггера 29 последнего логического канала и с выходом модуля МРК2, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ103 соединен с входом элемента И27 первого логического канала, входы элемента ИЛИ 74 связаны с выходом элемента И76 и выходом C``` модуля ЛМ, а выход подключен к другому входу элемента И72 выход которого соединен с входом элемента ИЛИ22, другой вход которого связан с выходом элемента И21 и с входом сброса в «0» счетных триггеров 29 всех логических каналов, а выход подключен к входу сброса в «0» триггеров 30 всех логических каналов, другой вход элемента И21 соединен с выходом модуля МРК2, входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 79 связаны с шиной Т1 системы связи и с выходом модуля МРК2, а выход с входом элемента ИЛИ107, другой вход которого подключен к модулю МРК2, а выход соединен с входом элемента 73, другой вход которого связан с выходом e1 первого дешифратора, а выход подключен к другому входу элемента И23 всех логических каналов, входы первого и второго дешифраторов соединены соответственно с выходами С20, С21, С22 и С17, С18 модуля МРК2, некоторые выходы первого дешифратора могут быть свободными.
Работа устройства состоит в вычислении логических функций в блоке 2 с одновременной реализацией операций над многоразрядными двоичными кодами в блоке 7 и при необходимости устройство обеспечивает совместную работу блоков 2 и 7, через управляющий элемент 16 блока 7, в случае исследования заданных и полученных (принятых) двоичных кодов и принятия решений по результатам логического анализа полученных результатов. Устройство работает по тактам, сформированным в блоке 6.
Работу устройства поясним на нескольких примерах. Допустим, что С15=1 и работа дешифраторов 8, 9, 81 и 37 не блокируется входными сигналами d` и d``
Сравним два двоичных числа А1 и А2 и допустим, что А1=А2 и оба выражены двоичным кодом 11001011. Здесь и далее старшие разряды справа. Допустим число А1 находится в блоке 1 в виде X1…Xn и n=8, а число А2 хранится в блоке оперативной памяти 3 в значениях Р1…Pn и n=8, т.е. блок 7 имеет восемь логических каналов. Равенство чисел определим методом алгебраического сложения чисел А1 и -А2, везде отрицательное число представлено в обратном коде, примем, что С26=1 и С27=0. На первом такте значения X1…Х8, при соответствующих значениях С`1…С`е, С28=0, С27=1, С24=0, С 15=1 и N1=1, поступят из блока 1, через ключ 82 на общие шины 80 системы связи и затем на входы элементов И 23 всех логических каналов блока 7, где по командам С20…С22, активизируется выход el дешифратора 8 и число А1 при единичном выходе элемента И 73, через элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 24, ИЛИ 25, И 28 и d1=1, запишется в счетные триггеры 29. На втором такте, при соответствующих сигналах C`1…C`e и N2=1 в блоке 3 активизируется соответствующий выход дешифратора 49 и с выхода ключа 50 число А2, через ключ 83 и общие шины 80 системы связи поступит на входы элементов И 23 всех логических каналов и при Д1=1 по сигналу с выходов элементов ИЛИ 15 и ИСКЛЮЧАЮЩЕЕ ИЛИ 24, ИЛИ 25 и И 28 инверсия числа А2 поступит на счетные входы счетных триггеров 29 всех логических каналов и при d1=1 реализуется по разрядно функция ИСКЛЮЧАЮЩЕЕ ИЛИ для чисел А1 и -А2, при этом на выходах счетных триггеров 29 всех логических каналов устанавливаются единичные значения, счетный триггер 43 блока 2 устанавливается в состояние «0» по сигналу С3=1. На третьем такте, при С19=1, C25=1, d`=1 логическая «1» с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 103 и И27 первого канала поступит на соответствующие входы элементов ИЛИ 25 и блока БУП и логическая «1» с выхода М2 блока БУП появится на входе элемента И 27 второго логического канала и далее в соответствии с функциями (1А) по единичным сигналам М3…Mn из блока БУП, через элементы И 27, ИЛИ 25 и И 28 последующих каналов, при импульсе d1=1, все счетные триггеры 29 переключатся в состояние «нуля» т.е. появился результат разности двух равных чисел А1 и А2, а все триггеры 30 переключатся в состояние «1» и произойдет запись единичной информации с выхода Mn+1 блока БУП при С20=0, через модуль ДМ в ячейку памяти 17 по сигналу «1» с выхода элемента И 20 блока 7.
На том же третьем такте при С15=1 логические «0» с выходов схемных фрагментов Ф1…Фn, через управляемый элемент 16 в виде логического «0» на выходе L1, при соответствующих сигналах С4…С6 по команде e`` с выхода дешифратора 37 блока 2 поступает, через элемент 40 на вход элемента 41 блока 2 и при С1=1, С2=0, d1=1 и С3=0 логическая «1» поступает на счетный вход триггера 43 и после импульса d1 появляется единичное значение сигнала на выходе счетного триггера 43 и это значит, что А1=А2.
На четвертом такте логическая «1» с выхода счетного триггера 43, при определенных командах С4…С6 и активизации соответствующего выхода дешифратора 37 блока 2 и выхода элемента И 39 при импульсе d1=1, поступающим с выхода элемента И 66 блока 6, запишется в определенную значениями Се…Cj ячейку памяти 57 выходного блока 4, как информация о том, что А1=А2.
Рассмотрим второй пример сравнения двух двоичных чисел, когда А1<А2 и А1=11001011, а А2 равно 10011011, триггеры 29, 30 и 43 установлены в нулевое состояние, триггеры 29 и 30 во всех логических каналах переводятся в нулевые состояния при импульсах q1 и q2, а триггер 43 устанавливается в нулевое состояние при С3=1.
На первом такте по аналогии с первым примером, при соответствующих командных и адресных сигналах, число А1 записывается в счетные триггеры 29 по разрядам в каждый логический канал блока 7.
На втором такте при N2=1 аналогично первому примеру, когда Д1=1, инверсия числа А2 поступает на входы элементов И 28 и при d1=1 единичные значения разрядов числа А2 меняют состояние счетных триггеров 29 на противоположное и на выходе триггеров 29 будет результат А1⊕ (-А2) т.е. 10101111, при этом во втором логическом канале триггер 29 за два такта дважды поменял свое состояние, что привело к изменению состояния второго счетного триггера 30 на этом канале с нулевого в единичное и произошла фиксация факта переноса из второго разряда в третий или из второго логического канала в третий в блоке БУП, что происходит при аналогичных ситуациях во всех логических каналах блока 7.
На третьем такте при Д2=0, Д3=0, С19=0, C25=1, d`=1 логический нуль, с выхода элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 103 поступает на соответствующе входы элемента И27 первого логического канала и блока БУП и далее в соответствии с функциями (1А) блока БУП происходит процесс переноса в соответствующие логические каналы по сигналам с выхода блока БУП, поступающим одновременно на входы элементов И27 определенных логических каналов и на выходах триггеров 29 всех логических каналов устанавливается изображение алгебраической суммы А1+(-А2), кодом 10011111, в третьей четверти такта при d1=1, одновременно по сигналу с выхода элемента И 20 при С16=1 произойдет запись нулевого переноса Mn+1 с выхода модуля ДМ, при С23=0, в ячейку памяти 17 блока 7, при этом нулевое значение на выходе Mn+1 блока БУП показывает, что по абсолютному значению А1<А2 и получен результат алгебраической суммы в обратном коде. На третьем же такте в четвертой его четверти по сигналу e`7=1 с выхода дешифратора 37 блока 2, значение Mn+1=0 с выхода блока БУП через модуль ДМ, при С23=0, поступает на выход элемента И-ИЛИ 40 блока 2 и при С1=0 на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 41 образуется логическая «0» и на выходе счетного триггера 43 сохранится логический «0».
На четвертом такте при С15=1, С23=0 и e``=1 значение L1=1 с выхода управляемого элемента 16 блока 7 поступит, через элемент И-ИЛИ 40 на вход элемента И 41 и при С1=1 на выходе последнего образуется «0», значение триггера 43 не меняется и результат логической суммы (Mn+1)+L1=0, что подтверждает, что А1<А2.
На пятом такте полученный выше результат с выхода счетного триггера 43 блока 2 при соответствующей команде дешифратора 37 и d1=1, в соответствии с сигналом на выходе элемента И 39 запишется в блок 3 или 4 в одну из ячеек памяти по соответствующему адресу C`e…C`j.
Если описанным выше способом, вычислить в блоке 2, при С1=0, логическую функцию L1«(Mn+1) и если функция L1»(Mn+1)=1, то А1>А2.
Вернемся к третьему такту, когда был получено изображение алгебраической суммы двух чисел А1 и -А2 и продолжим решение задачи по определению результата вычисления алгебраической суммы A1+(-А2).
На третьем такте при С``18=1 завершится процесс переноса, образовавшийся на выходах триггеров 30 и затем в блоке БУП, при этом через элементы И 27, ИЛИ 25, И 28 логических каналов, значения переносов поступят на счетные входы триггеров 29 и при импульсе d1=1 на их выходах появится изображение алгебраического сложения чисел А1 и -А2, если по абсолютному значению число А1 больше числа А2 т.е. /А1/>/А2/, то на четвертом такте следует прибавить к значению А1+(-А2) единицу и получим искомый результат A1+(-А2), а если /А1/</А2/ следует инвертировать результат сложения А1+(-А2) и тогда получим искомый результат сложения А1+(-А2) в прямом коде с указанием его знака.
С целью реализации выше приведенного алгоритма в многоканальный операционный блок 7 имеется восьмой элемент ИЛИ 101 и соответствующие связи. Входы элемента ИЛИ 101 соединены с выходами Д2 и Д3 дешифратора 9, а выход подключен к определенному входу элемента И 18, другой вход которого связан с прямым выходом управляемой ячейки памяти 17, а выход элемента И18 соединен с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 103 выход К2 которого подключен к входу второго элемента И27 первого логического канала и к определенному входу блока БУП, а выход К1 элемента И 19 связан с одним из входов первого элемента ИЛИ 15, два входа элемента И19 подключены к инверсному выходу ячейки памяти 17 и входу Д2 дешифратора 9 блока 7.
Предложенная схема работает следующим образом. Если /А1/>/А2/, то на третьем такте работы в ячейку памяти 17 блока 7 при, С16=1 по сигналу с выхода элемента И 20 и при импульсе d1, запишется единичный перенос из старшего разряда т.е. с выхода Mn+1 блока БУП через модуль ДМ при С23=0,а при импульсе d2 произойдет сброс всех триггеров 30 т.к. O1=1.
На четвертом такте С19=0, Д2=1, С25=1, К1=0 и К2=1, в число А1+(-А2), при d1=1 прибавится единичный перенос через элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 103, И 27, ИЛИ 25, И 28 и на выходах триггеров 29 образуется значение искомой суммы А1+(-А2) с минусом в знаковом разряде (Mn+1=1).
В нашем примере, если /А1/</А2 /, то на третьем такте значение Мп+1=0 с выхода БУП, через модуль ДМ при С23=0. С16=1 запишется в ячейку 17.
На четвертом такте, после сброса триггеров 30 при d2 и O1=1, при Д2=1, К1=1 и К2=0 по сигналу с выхода элемента ИЛИ 15 после импульса d1=1, в третьей четверти такта, произойдет инвертирование изображения кода А1+(-А2) и на выходах триггеров 29 появится результат алгебраической суммы А1+(-А2) с минусом в знаковом разряде (Mn+1=0). Полученный результат или его инверсию (С31=1) можно записать, например в блок 3, при е3=1 и N3=1 на том же такте, с выхода элемента 100.
Для этого в блоке 7 имеются «n» одинаковых схемных фрагментов Ф1…Фn по числу логических каналов, каждый из которых (фиг.13) содержит два элемента: ИЛИ 99 и ИСКЛЮЧАЮЩЕЕ ИЛИ 100, в каждом схемном фрагменте три входа элемента ИЛИ 99 связаны соответственно с выходом элемента И126, с выходом элемента И 27 соответствующего логического канала и выходом модуля распределения команд МРК, входы элемента И126 подключены к соответствующему выходу модуля МРК и к выходу элемента ИЛИ 15 блока 7, а выход элемента ИЛИ 99 соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 100. второй вход которого подключен к выходу триггера 29 соответствующего логического канала, а выход связан с определенными информационными входами электронного выключателя 77 и управляемого элемента 16 блока 7. Схемные фрагменты Ф1…Фn позволяют записать полученный результат или его инверсию (С31=1) с выхода элемента 100 при импульсе d1=1 в блоки 3 или 4 на том же такте вычисления при определенных значениях адресных кодов, а также сократить число тактов при поразрядной взаимосвязанной реализации функций И, ИЛИ. Вернемся к четвертому такту вычисления алгебраической суммы А1+(-А2). Если /А1/>/А2/ то Mn+1=1 и при С19=0, Э1=1, Д2=1, и К2=1 в блоке 7 с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 103 на вход элемента И 27 первого логического канала поступит логическая «1» и путем переноса через блок БУП, она поступит на входы элементов И 27 определенных логических каналов, а затем с выходов соответствующих элементов И27 на входы и выходы элементов ИЛИ 99 соответствующих схемных фрагментов и с учетом сигналов на выходах триггеров 29, на выходах элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 100 всех схемных фрагментов Ф1…Фn появится искомое значение суммы А1+(-А2), которое можно записать по определенным адресным сигналам C`1…C`j, например в блок оперативной памяти 3 на том же такте, при сигнале N3=1 с выхода дешифратора 81 системы связи. При /А1/</А2/ и Д2=1,К1=1 на выходе элемента ИЛИ 15 блока 7 появится логическая «1», которая поступит при С29=1 на входы элементов ИЛИ 99 и затем на входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 100 всех схемных фрагментов, при этом на выходах последних элементов появится результат суммы А1+(-А2), который, через выключатель 77 при N3=1 можно записать в блок оперативной памяти 3. Введение схемных фрагментов повысило быстродействие устройства, при С31=1 на выходе модуля МРК2, используя схемные фрагменты Ф1…Фn, можно на том же такте произвести инверсию кода на выходах триггеров 29 и при N3=1 записать код, например в блок 3. Управляемый триггер 102 блока 7 соединенный входом управления с выходом элемента И 12 и информационным входом с прямым выходом ячейки памяти 17, а выходом с шиной Tn+1, которая определяет знак разности двух чисел и позволяет сохранить этот знак на протяжении любого количества тактов работы устройства, когда состояние ячейки памяти 17 может меняться.. Входы элемента И 12 связаны с определенным выходом дешифратора 8 блока 7 и с выходом элемента 66 блока синхронизации 6. Шина Tn+1 подключена к соответствующему входу выходного блока 4. Единичная команда Д1 с выхода второго дешифратора 9 блока 7 позволяет на дополнительном такте инвертировать код, записанный в триггеры 29.
Модуль сдвига разрядов МСР1 для каждого логического канала в блоке 7 кроме первого и последнего имеет два выхода У`1 и У`2 и четыре входа С`, С``, b`, b``, его работа определяется булевыми функциями:
где первый выход У`1 соединен с третьим входом первого элемента ИЛИ 25 данного логического канала, второй выход У`2 связан с четвертым входом элемента ИЛИ 25 последующего канала, вход b2 подключен к выходу счетного триггера 29 данного логического канала, вход b3 соединен с выходом первого счетного триггера 29 последующего логического канала, входы С` и С`` связаны с соответствующими выходами логического модуля ЛМ.
Модуль сдвига разрядов МСР2 первого логического канала имеет три выхода У1, У2, У3 и шесть входов b1, b2, bn, С`, С``, С0 и его работа определяется булевыми функциями:
где первый выход У1 соединен с четвертым входом элемента ИЛИ 25 первого логического канала, второй выход У2 связан с третьим входом элемента ИЛИ 25 того же канала, третий выход У3 подключен к четвертому входу элемента ИЛИ 25 второго логического канала, вход b1 связан с выходом первого счетного триггера 29 первого логического канала, входы b2, bn подключен к выходам счетных триггеров 29 второго и последнего логических каналов, входы С`, С`` С0 соединены с соответствующими выходами логического модуля ЛМ, в котором выходы определяются логическими функциями С`=С27⋅t1⋅d`, 
С0=C27⋅C26-t1⋅d`, С```=(C27+C26)⋅t1⋅d`, где С27, С26 являются входными командными сигналами для логического модуля ЛМ и поступают на его входы с выходов модуля МРК2, t1 является выходом элемента ИЛИ-НЕ 112 блока 7, a d` является выходом элемента И106 блока 2.
Модуль сдвига разрядов МСР3 последнего логического канала имеет один выход У1```, пять входов bn, С``, С15, b1, С15 и функционирует в соответствии с булевой функцией:
где выход У1``` соединен с определенным входом элемента ИЛИ 25 последнего логического канала, входы b1, bn связаны соответственно с выходами триггеров 29 первого и последнего логических каналов, вход С`` подключен к соответствующему выходу логического модуля ЛМ, С15 соединен с определенным выходом модуля МРК. Перед сдвигом разрядов происходит установка триггеров 30 в «0».
Сдвиг разрядов кода вниз от первого до последнего логического канала осуществляется по команде С`=1, при С``=0, t1=1, С0=0. В этом случае для модуля МСР2, если b1=1, и на выходе триггера 29 второго логического канала имеется логический «0», то в соответствии с функциями (3) и (5) на выходе У1 установится логическая единица и она так же появится на выходе элемента ИЛИ 25, поступит на вход элемента И 28 и при d1=1 триггер 29 первого канала изменит свое состояние на нулевое. Одновременно при неравенстве сигналов на входах b1, d2 выход У3 активизируется и логическая «1» поступит на вход элемента И 28 и по окончанию импульса d1 выход триггера 29 второго канала примет противоположное значение, т.е. значение которое было на выходе триггера 29 первого логического канала. Одновременно в модулях МСР1 в соответствии с функцией (2) при неравенстве сигналов на выходах триггеров 29 данного и последующих логических каналов активизируется выход У`2 во всех модулях МСР1 и логическая «1» через соответствующие элементы ИЛИ 25 поступят на входы элементов И 28 соответствующих логических каналов и на выходе триггера 29 каждого последующего канала появится значение выхода триггера 29 данного логического канала, т.е. произойдет сдвиг вниз разрядов кода, ранее записанного в триггеры 29.
Сдвиг разрядов кода вверх имеет место при наличии команды C``=1, когда С=0, С0=0, tl=1 и С15=0. Тогда в соответствии с функциями (1)…(6) могут активизироваться выходы У2 в модуле МСР2, У`1 в модуле МСР1 и выход У1``` в модуле МСР3, при этом выход У2 активизируется, если входные сигналы b1,b2 на входах модуля МСР2 не равны и в этом случае, через элемент ИЛИ 25 на вход элемента И 28 первого логического канала поступит логическая «1» и триггер 29 первого канала примет значение триггера 29 второго логического канала. Одновременно для любого модуля МСР1 при неравенстве сигналов b`, b`` активизируется выход У1` и логическая «1», через элемент ИЛИ 25 поступит на вход элемента И 28 данного канала, где находится соответствующий модуль МСР1 и на выходе триггера 29 данного логического канала установится значение выхода триггера 29 последующего логического канала. Одновременно при b n=1 активизируется выход У1``` модуля МСРЗ и на выходе элемента И 28 появится логическая «1» и триггер 29 последнего логического канала перейдет в состояние «0». Таким образом произойдет сдвиг снизу-вверх разрядов кода записанного в триггеры 29.
Наличие логического модуля ЛМ в устройстве позволило организовать циклический сдвиг двоичных кодов вверх с переносом младшего разряда в старший при С15=1, что следует из анализа логической формулы (6) для модуля МСР3 и вниз с переносом старшего разряда в младший разряд при значении С0=1, что непосредственно следует из анализа формулы (3), определяющей значение У1 в модуле МСР2.
Единичное значение прямого выхода управляемой ячейки памяти 17 в блоке 7 означает наличие переноса, например после арифметического сложения n разрядов двух двоичных чисел значение переноса в следующий n+1 разряд активизируется при Д3=1 на выходе дешифратора 9 блока 7 и поступит, через элементы И18, ИСКЛЮЧАЮЩЕЕ ИЛИ 103 и ИЛИ 13 на вход элемента И 27 первого логического канала блока 7.
Для определения четных или нечетных чисел в блок 7 введен элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 79 входы которого подключены к первой шине Т1 и командной шине С21 блока 5, а выход связан с входом элемента ИЛИ 107 блока 7, что сократило число тактов при определении четного числа или нечетного и записи его в логические каналы при С16=1 или С16=0.
Входящий в устройство коммутационно-вычислительный блок 2 реализующий логические операции с одноразрядными переменными, поступающими через соответствующие логические элементы на вход счетного триггера 43 содержит в своем составе логический элемент И-НЕ44, имеющий непосредственную связь своими входами с соответствующим выходом модуля МРК1 и выходом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 120, а выходом с третьим входом третьего элемента И42, блокирующий работу счетного триггера 43 при единичном выходе элемента 120 и при С2=1. В блоке 2 второй счетный триггер 47 подключен счетным входом к выходу восьмого элемента И116, входом сброса в «0» соединен с выходом седьмого элемента И94, а инверсным выходом к элементу И106, второй вход которого связан с выходом С0 модуля МРК1 а выход d' элемента И106 подключен к блокирующим входам дешифраторов 8 и 9, также к входам десятого элемента И76 и четвертого и пятого элементов И20 и И21 многоканального операционного блока 7 и дешифратору 81 системы связи, что позволяет блокировать работу блоков 3, 4 и блока 7 с многоразрядными двоичными кодами.
Дискретный модуль ДМ (Фиг. 14) содержит первый, второй и третий элементы И110, И113 и И104, элементы НЕ114 и ИЛИ105, причем входы элемента И104 связаны с выходами первых счетных триггеров 29 предпоследнего и последнего логических каналов, а выход подключен вместе с выходом С23 модуля МРК2 к входам элемента И113 и выход С23 поступает на вход элемента НЕ114, выход которого связан с первым входом элемента И110. С выхода L2 элемента ИЛИ 105 в ячейку памяти 17 записывается значение Mn+1 из блока БУП, поступающий на второй вход элемента И110 при С16=1 и С23=0 для определения отрицательного знака или переполнения при арифметических операциях, а при С16=1 и С23=1 записывается, через элементы И113 и ИЛИ 105, значение функции логического И двух последних разрядов двоичного кода, записанного в триггерах 29 соответствующих логических каналов блока 7. В блоке 7 первый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 103 позволяет инвертировать сигнал на выходе элемента И 18 по команде С19 и пересылать его в выходной блок.
Сигнал L2 с выход модуля ДМ, по команде e`7=1 с выхода дешифратора 37 блока 2, может быть записан в счетный триггер 43 при значении С8=0 или во второй счетный триггер 47 по командам С8=1 в блоке 2 для дальнейшего использования в логических операциях.
Включение в каждом схемном фрагменте Ф1…Фn, связи между выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 100 являющимся выходом каждого схемного фрагмента Ф и входом элемента И26 блока 7, а также введение элемента ИУ связанного входами с соответствующими выходами программного блока 5 и элемента ИЛИ 15 блока 7, а выходом соединенного с входом элемента ИЛИ99 каждого схемного фрагмента Ф1…Фn, позволяет вести или заблокировать вычислительный процесс в логических каналах в зависимости от состояния выходов соответствующих триггеров 29 и значений сигналов на входах элемента И-НЕ26, что приводит к сокращению числа тактов при поразрядном взаимосвязанном вычислении функций ИЛИ и И или наоборот И и ИЛИ. С учетом этого покажем на примерах взаимосвязанную поразрядную реализацию функций ИЛИ и И или И ИЛИ в логических каналах, когда после поразрядной реализации функции ИЛИ следует поразрядно вычислить функцию И с учетом результата поразрядного ИЛИ или наоборот.. Аналитически можно записать для первого случая (А1+А2+…+An)⋅An+1⋅An+2⋅…⋅An+m, для второго случая А1⋅А2⋅…⋅An+An+An+2+⋅+An+m, где А - многоразрядные двоичные переменные (двоичные коды). В процессе вычисления на выходах МСР1, МСР2, МСР3 и элемента И27 находятся нули. Покажем процесс вычисления на примере поразрядного вычисления функции (А1+А2)⋅А3⋅А4, где A1, А2, A3, и А4- многоразрядные двоичные коды хранящиеся в блоке оперативной памяти 3.
На первом такте в каждом логическом канале при соответствующих командах и единичном импульсе все триггеры 29 устанавливаются в «0».
На втором такте, при С28=0, Д1=0 и N2=1 с нулевым выходом элемента ИЛИ 15 блока 7 и соответствующих адресных и командных сигналах, подается значение многоразрядной переменной А1 из блока оперативной памяти 3, через элементы И23, ИСКЛЮЧАЮЩЕЕ ИЛИ24, ИЛИ 25 и И28 на счетный вход триггера 29 и на его выходах появляется значение кода А1 после импульса d1. При нулевых значениях на выходах триггера 29 соответствующих разрядов вычисление следует продолжить, т.к. результат поразрядного вычисления функции А1+А2 еще не известен, а если в соответствующих разрядах на выходах триггеров 29 имеются логические единицы то результат вычисления функции А1+А2 в этих разрядах известен и равен «1» и работу этих триггеров следует заблокировать.
На третьем такте при соответствующих адресных и командных сигналах и при С28=1, С27=0, N2=1 и Д1=0, код А2 поступит из блока 3 на входы элемента И28 и триггеры 29 с единичными выходами блокируются нулевым выходом элемента И-НЕ28 и не меняют своего состояния, а триггеры 29 с нулевым выходом не блокируются и при появлении единичного сигнала в соответствующем разряде триггер 29 меняет значение выхода на единичное. При этом на выходах триггеров 29 всех разрядов имеются результаты поразрядного вычисления функции А1+А2. Далее те триггеры 29 у которых на выходах имеются «0» должны бить заблокированы, т.к. результат вычисления всей функции (А1+А2)«А3»А4 в этих разрядах уже известен и равен «0» и сохраняется до конца вычисления.
На четвертом такте при соответствующих адресных и командных сигналах и при С28=1, С29=0, N2=1 и Д1=1 с единичным выходом элемента ИЛИ 15, инверсия кода A3 поступит через элементы И23, ИСКЛЮЧАЮЩЕЕ ИЛИ24 и ИЛИ25 на входы элементов И28 и триггеры 29, имеющие нулевой выход блокируются нулевыми выходами элементов И-НЕ26 и на их счетные входы соответствующие разряды кода A3 не поступают, а на счетные входы триггеров 29, имеющих единичные выходы, поступают инверсии соответствующих разрядов кода A3 и в случае их единичного значения и соответственно нулевого значения в коде A3,, триггеры 29 меняют свой выход на нулевой и на выходах триггеров 29 присутствует результат поразрядного вычисления функции (А1+А2)⋅А3.
На пятом такте при соответствующих адресных и командных сигналах и при С28=1, С29=0, N2=1, Д1=1инверсия кода А4 из блока 3 поступит через элементы И23, ИСКЛЮЧАЮЩЕЕ ИЛИ24, ИЛИ25 не вход элемента И28 и при единичных выходах триггеров 29 соответствующих разрядов, инверсия разрядов кода А4 поступят на счетные входы указанных триггеров и в случае единичных значений указанных инверсий триггеры 29 переключатся в нулевое состояние на выходе, а в тех логических каналах (разрядах), где на выходах триггеров 29 имеются логические нули происходит или продолжается блокировка этих триггеров, а на выходе триггеров 29 в конце пятого такта имеется результат поразрядного вычисления функции (А1+А2)⋅А3⋅А4. На это потребовалось пять тактов работы многоканального операционного блока. В случае реализации этой функции с использованием оперативной памяти потребуются дополнительно 1 такт для записи результата поразрядного вычисления А1+А2=В1 в блок оперативной памяти 3, после этого еще 1 такт на установку всех триггеров 29 в состояние «0» перед поразрядном вычислении функции А3⋅А4, еще 1 такт для пересылки результата реализации функции A3⋅А4=В2 в блок 3, еще 1 такт на установку всех триггеров 29 в «0» перед вычислением функции А3⋅А4, еще 2 такта для считывания из блока 3 полученных промежуточных результатов В1 и В2 и поразрядного вычисления функции В1⋅В2 и на выходах триггеров 29 появится результат поразрядного вычисления функции (А1+А2)⋅A3⋅А4 за 5+6=11 тактов работы устройства, что существенно больше, чем в описанном устройстве.
Аналогично рассмотрим пример поразрядного вычисления обратной функции А1⋅А2+А3+А4 в логических каналах блока 7. В начале, при нулевых выходах элементов И 27 и всех модулей МСР и при Я=0, Д1=1, С28=1, С29=0 и N2=0 установим все триггеры 29 в единичное состояние. Долее на втором и третьем тактах, по соответствующим адресным и командным сигналам и при Я=1, Д1=1, С28=1, С29=0, N2=1 из блока оперативной памяти 3 поступают поочередно соответствующие разряды двоичных кодов А1 и А2 на счетные входы тех триггеров 29 на выходах которых находятся логические «1», остальные триггеры 29 блокированы нулевыми сигналами с выхода элемента 26, и в конце третьего такта, по окончанию импульса d1, на выходах триггеров 29 появится результат поразрядного вычисления функции А1⋅А2. Далее при соответствующих адресных и командных сигналах и при Д 1=0, Я=1, С28=1, С29=0, N2=1 из блока 3 на четвертом и пятом тактах поочередно поступают коды A3 и А4 на счетные входы тех триггеров 29 у которых на выходах имеются логические «0», а триггеры 29 с единичными выходами блокируются нулевыми выходами элемента 26 и после окончания пятого такта на выходах триггеров 29 будет находится результат поразрядного вычисления функции А1⋅А2+А3+А4. При поразрядном вычислении этой функции в аналоге или прототипе потребуются дополнительно 1 такт для передачи промежуточной функции А1⋅А2=В2 в блок оперативной памяти 3, еще 1 такт на установку в «0» триггеров 29 перед поразрядном вычислением функции А3+А4, еще 1 такт для передачи результата вычисления А3+А4=В1 в блок 3, еще 1 такт для установки триггеров 29 в нулевое состояние перед поразрядном вычислении функции В2+В1 и еще 2 такта для поразрядной реализации функции В2+В1. Итого потребовалось 11 тактов для реализации функции А1⋅А2+А3+А4, что существенно больше чем в описанном устройстве. Это связано с тем что есть возможности блокировать работу триггера 29 сигналом с выхода элемента И-НЕ 26 при нулевом значении на выходе триггера 29, а также можно менять состояние триггера 29 при единичном состоянии не его выходе и при С28=1. Предлагаемая реализация поразрядного вычисления функций И и ИЛИ одним счетным триггером 29 позволяет в каждом логическом канале блока 7 сократить число логических элементов и линий связи, что упрощает их структуру при сохранении их функциональных возможностей.
Элементы И75, И135 первыми входами подключенные к соответствующим выходам С19 и С23 модуля МРК2, а вторыми входами к выходам первых триггеров соответственно первого В1 и последнего Bn логических каналов блока 7 и элемент ИЛИ 11 связанный входами с выходами элементов И75 и И135, а выходом с одним из входов элемента ИЛИ-НЕ 112 блока 7 позволяют заблокировать сдвиг разрядов в логических каналах при С19=1 и В1=1 или при С23=1, Bn=1.
Для уменьшения количества тактов, при реализации нелинейных алгоритмов с помощью прерывания, имеются блок памяти ПИЗУ (Фиг. 12) элемент И109, электронный ключ 85 (Фиг11). Блок ПИЗУ обеспечивает процесс изменения направления реализации нелинейных алгоритмов в зависимости от результата предыдущих вычислений, который в блоке 2 фиксируется переменной d на выходе второго счетного триггера 47 и передается на вход элемента И162 блока синхронизации и на вход элемента И109 программного блока, а при С0=1 сигналом d`` с выхода шестого элемента И106 блока 2 поступает на входы логических элементов других блоков. При составлении программы в ячейки памяти блока ППЗУ по определенным адресам О`1…O`m записываются двоичные коды, при которых возможны «перескоки» к внеочередной подпрограмме выполнении программы при реализации нелинейных алгоритмов, возможная ситуация с «перескоком» определяется значением С32=1 и результатом предыдущих вычислений, тогда по соответствующему адресу O`…O`m на входах блока ППЗУ, двоичный код T`1…Т``m возможного «перескока» появится на информационном выходе блока памяти ППЗУ. Затем по импульсу d2 из блока синхронизации, приС32=1 двоичный код Т`1…Т`m возможного перескока может быть записан или не записан в триггеры 84, в зависимости от значении d на выходе счетного триггера 47 блока 2, значение d зависит от результата предыдущих вычислений, записанных при значение е`=1, с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 120 или в случае С8=1 с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 41, через элементы И119, ИЛИ117 и И116, в триггер 47 блока 2, при C32=l, d2=1 и d=1 выбирается второй внеочередной код подпрограммы и по сигналу с выхода элемента И109 программного блока, двоичный код Т`1…T`m запишется, через ключ 80 и установочные входы триггеров 84 в счетчики СИ1 и СИ2, начнется выполнение второй подпрограммы после санкционированного «перескока» через невыбранную первую подпрограмму, если же при С32=1 и другой результат предыдущих вычислений (d=0), то программа без перескока последовательно будет выполнять первую выбранную по результату предыдущих вычислений подпрограмму с последующим «перескоком» через невыбранную вторую подпрограмму. Этот « перескок» делается следующим образом, на соответствующем такте при окончании выполнения выбранной первой подпрограммы, в программе закладывается промежуточный такт в котором под действием команды С12, поступающей в блок 2 на третий вход элемента ИЛИ117, значение d=0 изменится на противоположное, т.е. d=1 и при С32=1 произойдет запись подготовленного в блоке ППЗУ на соответствующем такте, по новому адресу О`1…O`m значение кода Т`1…T`m, который запишется с выходов ячеек памяти блока ППЗУ, по сигналу с элемента И109, через ключ 85 в триггеры 84 счетчиков СИ1 и СИ2 и который соответствует первому такту после окончания невыбранной второй подпрограммы, т.е. по результатам предыдущих вычислений выполняется первая подпрограмма, а реализация второй подпрограммы пропускается.
Командный сигнал С13 поступающий с выхода модуля МРК1 на вход элемента ИЛИ 108 блока 2 всегда равен «1» при выполнении основной программы и равен «0» при выполнении аварийной программы. В последнем случае при Ст=0 на выходе элемента ИЛИ 108, обозначенного соответственно d``, в блоке 2 появляются d``=0 и блокируется работа дешифратора 37 и всех триггеров кроме 47 в блоке 2 и аварийная подпрограмма не выполняется. После прохождения всех тактов работы аварийной программы при С13=1 работа устройства продолжается в правильном режиме.
Архитектура предлагаемого устройства позволяет реализацию нелинейных алгоритмов, т.е. выполнение тех или иных подпрограмм, в зависимости от результатов промежуточных вычислений без процесса «перескока» к той или иной подпрограмме. Для этого при программировании устройства в элементах ПЗУ1…ПЗУ5, на такте перед выбором направления реализации той или иной подпрограммы, предполагается на выходе блока МРК1 активизация команды С0=1, например в случае если результат промежуточных вычислений полученный перед тактом выбора направления реализации программы соответствует значению d=0 на выходе триггера 47 блока 2, то следует реализовать вторую подпрограмму и пропустить первую подпрограмму. Для этого на входы элемента И106 блока 2 подается единичный команда С0=1 из модуля МРК1 и сигнал d=0 с выхода триггера 47 блока 2, а с выхода элемента И106 сигнал d`=0 поступит, перед выбором направления реализации программы, на входы элементов И21, И20, И76, дешифраторов 8 и 9, элементов И28 всех логических каналов блока 7, блокируя работу всех блоков устройства, реализующего многоразрядные операнды на время выполнения первой не выбранной подпрограммы, после прохождения всех тактов первой подпрограммы, на промежуточном такте по команде С12=1 произойдет переход триггера 47 в противоположное состояние и на выходе элемента И106 при сохранении команды С0=1 значение d` в перейдет в состояние «1», блокировка снимется и начнется выполнение выбранной второй подпрограммы со следующего такта. Вернемся к началу этого процесса. Допустим, результат промежуточных вычислений перед выбором направления реализации программы соответствует значению d=1 на выходе триггера 47 и следует реализовать первую подпрограмму и пропустить вторую, тогда на такте, перед выбором направления реализации программы появится, как и в первом случае, сигнал С0=1, но при d=1 на выходе элемента И106, блокировочного сигнала не будет и произойдет выполнение первой выбранной подпрограммы на следующем такте, после ее реализации на промежуточном такте под действием команды С12=1 на выходе второго счетного триггера 47 блока 2 появится команда d=0 и на выходе элемента И106 будет блокировочный сигнал d`=0, который заблокирует работу всех блоков устройства реализующих многоразрядные операнды на время прохождения тактов выполнения не выбранной по результатам промежуточных вычислений второй части подпрограммы. Такой выбор может появиться например при вычислении функции, конечный результат которого в виде многоразрядного значения появился на выходах фрагментов Ф1…Фn блока 7 и требуется выбрать продолжение выполнения программы реализуя ту или иную подпрограмму в зависимости, например, от того четное или нечетное количество единиц в многоразрядном операнде, полученном результат предыдущих вычислений. Для этого по соответствующим командам С15, С19 и С23 с выхода управляемого элемента 16 блока 7 поступит сигнал L1, который определит например, что полученный результат четный при L1=0, а при L1=1 полученный результат нечетный. Результат L1 запишется, например по команде С8=1, с выхода управляемого элемента 16, через элементы ИСКЛЮЧАЮЩЕЕ ИЛИ41, И119, ИЛИ117 в счетный триггер 47 и появится на его выходе, а при С32=1, или С0=1 и в зависимости от значения сигнала d, способами, описанными выше, произойдет выполнение той или иной выбранной подпрограммы.
В качестве модуля МРК1 и МРК2 может использоваться например ПЗУ, преобразующее код программ с количеством разрядов У1…Ук или У`1…У`m в распределенный код команд С0…С14 или С15…С32.
Модуль преобразования информации МПИ (Фиг. 15) содержит «n» модулей памяти МП1…МПn, в каждом модуле памяти имеются счетный триггер 130, элемент И131 и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ133, а в первом модуле памяти содержится еще второй элемент И132, причем выходы T``1…T``n счетных триггеров 130 всех модулей памяти связаны с информационными входами третьего электронного выключателя 136, выходы которого Т1…Tn подключены к общим шинам 80 системы связи, в каждом, кроме первого, модуле памяти первый и второй входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ133 подключены соответственно к выходам счетных триггеров 130 данного модуля памяти и предыдущего модуля памяти, а в первом модуле памяти второй вход элемента 133 является входом модуля МПИ и связан с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 41 блока 2, входы второго элемента И132 первого модуля памяти связаны с определенным выходом дешифратора 8 блока 7 и с выходом Z1 блока синхронизации 6, а выход соединен с входами сброса в «0» счетных триггеров 130 всех модулей памяти, входы элемента И131 всех модулей памяти подключены к соответствующему выходу дешифратора 8 блока 7 и выходу d1 блока синхронизации 6, управляющий вход третьего ключа 136 соединен с выходом С30 модуля МРК2. Перед началом работы все триггеры 130 сбрасываются в «0» импульсом с выхода элемента И132 первого модуля памяти МП1. Модуль МПИ позволяет при последовательной, по тактам, подачи битов информации на его вход, на выходах счетных триггеров 130 получить параллельный двоичный код. Например, биты информации последовательно по тактам поступают с выхода i входного блока 1 и при соответствующих значениях команд С4, С5 и С6 через элементы И-ИЛИ40 и ИСКЛЮЧАЮЩЕЕ ИЛИ 41 подаются на вход модуля МПИ и на выходах триггеров 130 устанавливается параллельный код Т``1…Т``n из «n» последовательно поступивших битов, который при команде С30=1 поступит на общие шины 80 системы связи Т1…Tn и может быть использован для дальнейших операций. Введение в каждый логический канал блока 7 связи между входом элемента И-НЕ26 и выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 100 соответствующего логического фрагмента из Ф1…Фn позволило сократить количество тактов при последовательном поразрядном взаимозависимом вычислении функций ИЛИ, И. Элемент И126 в схемных фрагментах Ф1…Фn позволяет блокировать сигнал на выходе элемента И15 блока 7, при поразрядном вычислении функций И, ИЛИ.
Введение в программный блок двух счетчиков импульсов СИ1 и СИ2, логических элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, и ИЛИ, пяти элементов ПЗУ1…ПЗУ5 и двух модулей МРК1 и МРК2, с новыми связями, дает возможность контролировать синхронную работу счетчиков импульсов, автоматически определять и устранять случайные или «вирусные» сбои в их работе, повышая надежность работы устройства, а так же одновременно, на одном такте записывать или считывать одноразрядные и многоразрядные данные (операнды) используя входной, выходной блоки и блок оперативной памяти, а так же производить логические операции одновременно на одном такте с одноразрядными и многоразрядными операндами в коммутационно-вычислительном и многоканальном операционном блоках, что повышает быстродействие устройства.
Наличие элементов И162 и И163, элементов НЕ165 и НЕ167, элемента ИЛИ 164 с соответствующими связями в блоке синхронизации, повышает надежность работы устройства в процессе санкционированного перехода «скачком» считывания программных кодов из ПЗУ3…ПЗУ5.
В случае реализации нелинейных алгоритмов без «перескока» упрощается архитектура устройства (не нужны блок памяти ППЗУ, другие элементы в программном блоке) проще составлять программу работы устройства, т.к. не требуется программировать процесс «перескока», но понижается быстродействие работы устройства.
Реализация вычисления аналогичных нелинейных алгоритмов с использованием санкционированного «перескока», при выполнении программы, позволяет уменьшить число тактов и повысить быстродействие, если это необходимо по технологическим требованиям в работе объекта управления, но при этом усложняется структура устройства и программирование. У пользователя появляется выбор, что ему необходимо при проектировании систем автоматизации объектом.
Устройство представлено и описано принципиальными логическими схемами для объяснения работы устройства, его преимуществ и возможности реализации, предложенное пространственное расположение (распределение) тех или иных элементов и модулей в составе блоков и блоков в устройстве, выбрано условно и может меняться в процессе проектирования, например, при создании монтажных схем.
Ниже приводится пример частичного ускоренного переноса блоком БУК с учетом функции (1А) для шести разрядов, первая группа из трех разрядов имеет параллельный перенос и вторая группа из трех разрядов так же имеет параллельный перенос, а между этими группами происходит последовательный перенос.Из функции (1А) следует:
формула переноса для первой группы из трех разрядов имеет вид:
формула переноса для второй группы из трех разрядов имеет вид:
Значения цифр, букв и знаков в функциях (1 В), (1С) и (1 А) аналогичны.
Инверсия сигнала K' с выхода элемента ИЛИ161 программного блока 5 поступает на соответствующие входы элементов И64, И66 и И115 блока синхронизации 6, с целью исключения срабатывания соответствующих триггеров в блоках 2, 3, 4, 5 и 7, а также в модуле МПИ на время переходных процессов при сбоях в счетчиках импульсов СИ1 и СИ2 блока 5.
Везде в описании и фигурах бл. обозначает блок.
Технико-экономический эффект от использования предлагаемого устройства, по сравнению с аналогом и прототипом, заключается в более высоком быстродействия, за счет одновременной работе на одном такте с много разрядными и одноразрядными данными, в повышении надежности работы устройства при случайных или «вирусных» сбоях в работе счетчиков импульсов программного блока и в случаях санкционированных переходов «скачком», от выполнения одной подпрограммы к выполнению другой.
1. Патент РФ на изобретение №2616153, Бюл. 11 за 2017 г. (аналог).
2. Патент РФ на изобретение №2726497, Бюл. 20 за 2020 г. (прототип).
Изобретение относится к системам автоматики, логико-программного управления, цифрового регулирования и диагностики для различных машин, производственных технологических линий, транспортных и распределительных комплексов, «умных» домов и т.д. Устройство содержит программный блок, куда записывается программа работы и который управляет функционированием всех входящих в устройство блоков, модулей и элементов, а именно работой входящих, выходящих блоков и блока оперативной памяти, вычислительных и других блоков, обрабатывающих одноразрядные и многоразрядные данные при последовательном считывании, на каждом такте программного кода, а в случае изменения последовательности выполнения программы переходить «скачком» или пассивным пропуском невыбранной части программы при вычислении нелинейных алгоритмов. В предыдущих изобретениях (аналог, прототип) была разработана новая, более простая архитектура построения АЛУ и внедрены новые способы вычисления логических и арифметических функций, повышающих быстродействие работы устройства. Предлагаемое изобретение выгодно отличается от аналога и прототипа повышенным быстродействием путем одновременного, на одном такте проведения операций с одноразрядными и многоразрядными данными, для этого в программный блок устройства введены дополнительные элементы в виде двух постоянных запоминающих устройств ПЗУ и одного модуля распределения команд МРК с соответствующими связями. 15 ил.
Устройство для построения программируемых логических автоматов включает в себя входной блок, принимающий сигналы от датчиков объекта управления и формирующий определенный код на своем выходе, выходной блок для записи, по соответствующим адресам, код выходных данных, поступающий из многоканального операционного блока и коммутационно-вычислительного блока, в соответствующие ячейки памяти и передачи их на цифроаналоговые преобразователи, электронные устройства, электроприводные механизмы, системы отображения информации и сигнализацию объекта управления, программный блок, в который введены с соответствующими связями пять, вместо трех, элементы постоянных запоминающих элементов ПЗУ1, ПЗУ2, ПЗУ3, ПЗУ4 и ПЗУ5, в ячейки памяти которых, в соответствии с адресными кодами на их входах, записывается программа работы устройства, а считывается программа с выходов элементов ПЗУ1…ПЗУ5 при работе устройства, адресными кодами, поступающими на их входы с выходов первого счетчика импульсов (СИ1), выходами элементы ПЗУ1 и ПЗУ2 соединены, для реализации операций с одноразрядными данными, соответственно ПЗУ1 - с входами дешифраторов входного, выходного блоков и блока оперативной памяти, а ПЗУ2 - с входами первого из двух, вместо одного в прототипе, модулей распределения команд МРК1, имеющего на выходе распределенные команды С0…С14, а для выполнения операций с многоразрядными данными выходы элемента ПЗУЗ подключены к дешифраторам входного, выходного блоков и блока оперативной памяти, выходы элемента ПЗУ4 соединены с входами второго модуля распределения команд МРК2, имеющего на выходе распределенные команды С15…С32, выходы модуля ПЗУ5 связаны с входами дешифратора системы связи, введенные двухвходовые логические элементы ИСКЛЮЧАЮЩИЕ ИЛИ, по числу выходов каждого счетчика, многовходовой логический элемент ИЛИ, с числом входов, равным количеству выходов двухвходовых элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, каждый из входов которого соединен с одноименными выходами двух счетчиков импульсов, а выходами элементы ИСКЛЮЧАЮЩЕЕ ИЛИ связаны с входами элемента ИЛИ, подключенного выходом к входу сброса в «0» каждого из двух счетчиков импульсов СИ1 и СИ2, блок перепрограммируемых постоянных запоминающих устройств ППЗУ, соединенного входом разрешения считывания с выходом С32 модуля МРК2, а адресными входами - с выходами счетчика импульсов СИ1, а информационными выходами - с информационными входами электронного ключа, выходы которого одинаково подключены к установочным входам всех триггеров двух счетчиков импульсов, вход открывания электронного ключа связан с выходом элемента И, три входа которого соединены с соответствующими выходами второго счетного триггера коммутационно-вычислительного блока, второго элемента И блока синхронизации и соответствующего выхода модуля МРК2, коммутационно-вычислительный блок, состоящий из элементов И-ИЛИ, элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, элементов И, счетных триггеров, дешифратора, при этом соответствующие входы дешифратора связаны с тремя определенными выходами модуля МРК1, первые сверху входы двух первых И элемента И-ИЛИ соединены с третьим и четвертым выходами дешифратора, а вторые входы подключены к выходу входного блока, соединенного входами с группой одноразрядных информационных выходов объекта управления и с группой адресных выходов программного блока, а также к информационному выходу блока оперативной памяти, выход элемента И-ИЛИ подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с определенным выходом модуля МРК1, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ связан с первым входом третьего элемента И, соединенного вторым входом с определенным выходом d1 блока синхронизации, первый вход четвертого элемента И подключен к соответствующему выходу модуля МРК1, второй вход соединен с выходом d2 блока синхронизации, а выход связан с входом установки в «0» счетного триггера, входы второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключены к выходу счетного триггера и к одному из выходов модуля МРК1, а выход связан с информационными входами выходного блока и блока оперативной памяти, первые входы первого и второго элементов И подключены к первому и второму выходам дешифратора, их вторые входы объединены и связаны с соответствующим выходом блока синхронизации, а выходы соединены с соответствующими входами выходного блока и блока оперативной памяти для управления записью информации, многоканальный операционный блок, включающий управляемый элемент, второй и с четвертого по двенадцатый элементы И, первый, с третьего по шестой и восьмой элементы ИЛИ, первый и второй дешифраторы, управляющие работой логических элементов устройства, управляемую ячейку памяти, управляемый триггер, электронный выключатель, элемент ИЛИ-НЕ, элемент и первый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и «n» параллельно работающих логических каналов, имеющих аналогичную структуру и каждый из которых содержит элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, три элемента И, элемент ИЛИ, два счетных триггера, модули сдвига разрядов, при этом в каждом логическом канале многоканального операционного блока выход логического элемента ИСКЛЮЧАЮЩЕЕ ИЛИ связан с первым входом элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, выход элемента ИЛИ и соответствующий выход блока синхронизации соединены с соответствующими входами третьего элемента И, выход последнего связан со счетным входом первого счетного триггера, выход которого подключен к счетному входу второго счетного триггера, при этом в многоканальном операционном блоке выход первого элемента ИЛИ связан с вторыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ логических каналов, первый и второй входы первого элемента ИЛИ связаны соответственно с выходами второго дешифратора и седьмого элемента И, первый и второй входы второго элемента И связаны с одним из выходов блока синхронизации и с определенным выходом первого дешифратора, а выход соединен с управляющим входом управляемого триггера, выход элемента ИЛИ-НЕ подключен к третьему входу логического модуля ЛМ, входы элемента ИЛИ-НЕ связаны с выходом десятого элемента И, с выходом первого дешифратора и с выходом третьего элемента ИЛИ, входы которого соединены с выходами одиннадцатого и двенадцатого элементов И, первые входы последних элементов связаны с определенными выходами модуля МРК2, а вторые входы подключены к выходам первых счетных триггеров первого и последнего каналов многоканального операционного блока, первый вход седьмого элемента И подключен к соответствующему выходу второго дешифратора, а вторые входы шестого и седьмого элементов И связаны соответственно с прямым и инверсным выходами управляемой ячейки памяти, информационный вход которой соединен с выходом элемента ИЛИ дискретного модуля ДМ, содержащего первый и второй элементы И, элемент НЕ, элемент ИЛИ и третий логический элемент И, причем входы третьего логического элемента И соединены с выходами первых счетных триггеров предпоследнего и последнего каналов, входы второго элемента И соединены с выходом третьего элемента И и с соответствующим выходом модуля МРК2, который также подключен к входу элемента НЕ, выход последнего соединен с входом первого элемента И, другой вход которого связан с одним из выходов блока БУП, а выход подключен к соответствующему входу элемента ИЛИ, второй вход которого соединен с выходом второго элемента И, в многоканальном операционном блоке управляющий вход управляемой ячейки памяти связан с выходом четвертого элемента И, информационный вход управляемого триггера связан с прямым выходом управляемой ячейки памяти, инверсный выход управляемого триггера подключен через одну из общих шин системы связи к выходному блоку, три управляющих входа управляемого элемента соединены с определенными тремя выходами модуля МРК2, один из которых связан так же с вторым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а другой - с первым входом пятого элемента ИЛИ, выход последнего подключен к первому входу девятого элемента И, коммутационно-вычислительный блок, вычисляющий логические функции, содержит одноразрядные входные логические переменные, поступающие через соответствующие логические элементы на счетный вход счетного триггера, первые входы третьего и четвертого элементов И входящих в элемент И-ИЛИ подключены к соответствующим двум выходам дешифратора, а вторые входы связаны с выходом управляемого элемента многоканального операционного блока и с выходом дискретного модуля ДМ, входы первого и второго дешифраторов в многоканальном операционном блоке подключены к соответствующим выходам модуля МРК2, определенные выходы блока управления переносами БУП, обеспечивающего арифметические операции сложения и вычитания, соединены с соответствующими входами вторых элементов И всех логических каналов, кроме первого, второй вход второго элемента И первого логического канала подключен вместе с соответствующим входом блока БУП и к выходу первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ многоканального операционного блока, где соответствующий выход первого дешифратора связан с вторым входом девятого элемента И, входы восьмого элемента И соединены с выходами блока синхронизации и шестого элемента ИЛИ, а выход связан с первым входом четвертого элемента ИЛИ, выход которого подключен к входам сброса в «0» вторых счетных триггеров всех логических каналов, входы пятого элемента И соединены с определенным выходом модуля МРК2 и соответствующим выходом блока синхронизации, а выход связан с вторым входом четвертого элемента ИЛИ и с входами сброса в «0» первых счетных триггеров всех логических каналов, логический модуль ЛМ структура которого и его функционирование определяется логическими функциями 
где С27, С26 являются входами логического модуля ЛМ и связаны с соответствующими выходами модуля МРК2, t1 поступает с выхода элемента ИЛИ-НЕ многоканального операционного блока, сигнал d` связан с выходом шестого элемента И коммутационно-вычислительного блока, а С`, C``, С0, C``` выходы логического модуля ЛМ и соединены выходом C''' с первым входом шестого элемента ИЛИ многоканального операционного блока, другими выходами модуль ЛМ связан с соответствующими входами модулей сдвига разрядов МСР1, МСР2 и МСР3 в соответствующих логических каналах, причем модуль сдвига разрядов МСР1 находится во всех логических каналах, кроме первого и последнего, и реализует логические функции У`1=(b2⊕b3)⋅C``, У`2=(b2⊕b3)⋅C`, где У`1 и У`2 являются выходами модуля МСР1 и связаны с соответствующими входами элемента ИЛИ данного и последующего логических каналов, переменные b2, b3, С`, C`` являются входными сигналами для МСР1, причем b2, b3 поступают с выходов первых счетных триггеров данного и последующего логических каналов, С` и С`` поступают с выходов логического модуля ЛМ, модуль МСР2 в первом логическом канале реализует логические функции 
У3=(b1⊕b2)⋅C`, У1, У2 и У3 служат выходами модуля МСР2 и связаны соответственно с третьим и четвертым входами элемента ИЛИ первого логического канала, а также с третьем входом элемента ИЛИ второго логического канала, b1, b2, bn, С`, C``, С0 являются входами модуля МСР2 и соединены соответственно с выходами первых счетных триггеров первого, второго и последнего логических каналов и с тремя выходами логического модуля ЛМ, модуль МСР3 вычисляет логическую функцию 
где сигнал У1`` поступает с выхода модуля МСРЗ на определенный вход элемента ИЛИ последнего логического канала, сигналы b1, bn, C``, С15, поступают на входы модуля МСР3 соответственно с выходов первых счетных триггеров первого и последнего логического канала, с выхода логического модуля ЛМ и с определенного выхода модуля МРК2, а 
есть инверсия С15, в многоканальном операционном блоке, где первый вход четвертого элемента И связан с определенным выходом модуля МРК2, второй вход соединен с соответствующим выходом блока синхронизации, а третий вход подключен к выходу элемента ИЛИ- НЕ, управляющий вход электронного выключателя связан с соответствующим выходом первого дешифратора, выход девятого элемента И соединен с первыми входами первых элементов И в каждом логическом канале, вторые входы первых элементов И каждого логического канала, вместе с информационными выходами электронного выключателя многоканального операционного блока связаны с общими шинами системы связи Т1…Tn, а выходы первых элементов И в каждом логическом канале соединены с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, общие шины Т1…Tn также подключены в системе связи, к определенным выходам первого и второго электронных ключей и к соответствующим входам блока оперативной памяти и выходного блока, а входы первого и второго ключей связаны с определенными выходами входного блока и блока оперативной памяти, управляющие входы первого и второго ключей, блока оперативной памяти и выходного блока и соединены с соответствующими выходами дешифратора системы связи, входы которого связаны с определенными выходами программного блока, в многоканальном операционном блоке, восьмой элемент ИЛИ первым и вторым входами связан с вторым и третьим выходами второго дешифратора, а выходом соединен с первым входом шестого элемента И, входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключены к определенному выходу модуля МРК2 и к первой Т1 шине из числа общих шин системы связи, а выход связан с вторым входом пятого элемента ИЛИ, в многоканальном операционном блоке имеется «n» одинаковых схемных фрагментов Ф1...Фn по числу логических каналов, каждый схемный фрагмент содержит логические элементы И, ИЛИ и ИСКЛЮЧАЮЩЕЕ ИЛИ, где входы элемента И соединены с определенным выходом модуля МРК2 и с выходом первого элемента ИЛИ многоканального операционного блока, а выход связан с первым входом элемента ИЛИ, второй и третий входы которого связаны с выходом второго элемента И соответствующего логического канала и с соответствующим выходом модуля распределения команд МРК2, а выход соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого подключен к выходу первого счетного триггера соответствующего логического канала, а выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, которые являются выходами соответствующих схемных фрагментов, соединены с информационными входами электронного выключателя, управляемого элемента и вместе с соответствующим выходом модуля МРК2 к двум входам элемента И-НЕ логических каналов многоканального операционного блока, где первый вход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с выходом шестого элемента И, в коммутационно-вычислительном блоке первый элемент ИЛИ, связанный тремя входами с выходом модуля МРК1, - с выходом пятого элемента И и с выходом девятого элемента И, а выходом - с первым входом восьмого элемента И, входы девятого элемента И подключены соответственно к выходу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и к определенному выходу модуля МРК1, счетный вход второго счетного триггера связан с выходом восьмого элемента И, элемент ИЛИ соединен входами с определенным выходом модуля МРК1 и с шиной Ст передачи аварийного сигнала, а выходом, в коммутационно-вычислительном блоке, соединен с блокировочным входом дешифратора, входами третьего, четвертого, десятого, одиннадцатого и двенадцатого элементов И, выход второго счетного триггера связан с входом шестого элемента И, второй вход которого подключен к определенному выходу МРК1, а выход к блокировочным входам первого и второго дешифраторов и соответствующими входами четвертого, пятого и десятого элементов И многоканального операционного блока, а также с блокировочным входом дешифратора системы связи и с определенным входом третьего элемента И каждого логического канала, входы седьмого элемента И коммутационно-вычислительного блока подключены к соответствующим выходам блока синхронизации и модуля МРК1, а выход соединен с входом сброса в «0» второго счетного триггера, два входа пятого элемента И связаны с выходом дешифратора и с выходом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход восьмого элемента И подключен к соответствующему выходу блока синхронизации, выход элемента И-НЕ связан с третьим входом третьего элемента И, первый вход элемента И-НЕ соединен с соответствующим выходом модуля МРК1, второй вход десятого элемента И в многоканальном операционном блоке соединен с соответствующим выходом модуля МРК2, а выход связан с другим входом шестого элемента ИЛИ и с определенным входом второго элемента И всех логических каналов, в каждом из них имеется логический элемент И-НЕ, выходом соединенный с определенным входом третьего элемента И соответствующего канала многоканального операционного блока, блок ускоренного переноса БУП имеет структуру, определяемую нижеследующими логическими функциями:
M1 - сигнал с выхода первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ многоканального операционного блока, поступающий на соответствующий вход блока БУП;
М2…Mn - сигналы переноса, поступающие с выходов блока БУП на входы вторых элементов И всех логических каналов, кроме первого;
Mn+1 - сигнал переноса, поступающий с выхода блока БУП на вход дискретного модуля ДМ;
В1…Bn - сигналы с выходов первых счетных триггеров всех логических каналов, поступающие на соответствующие входы блока БУП;
П1…Пn - сигналы переноса, поступающие с выходов вторых счетных триггеров всех логических каналов на определенные входы блока БУП, модуль преобразования информации МПИ содержащий «n» модулей памяти МП1…МПn по числу общих шин Т1…Tn системе связи, в каждый модуль памяти входят счетный триггер, логический элемент И и логический элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, а в первый модуль памяти МП1 дополнительно входит второй элемент И, причем для всех модулей памяти вход сброса в «0» счетных триггеров связан с выходом второго элемента И первого модуля памяти, входы второго элемента И подключены к определенным выходам первого дешифратора многоканального операционного блока и блока синхронизации, в каждом модуле памяти счетный вход счетного триггера соединен с выходом элемента И, три входа которого связаны с выходом первого дешифратора многоканального операционного блока, с определенным выходом блока синхронизации и с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй входы последнего связаны для всех модулей памяти, кроме первого, соответственно с выходами счетных триггеров данного и предыдущего модулей памяти, а для первого модуля памяти с выходом счетного триггера данного модуля памяти и с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ коммутационно-вычислительного блока, третий электронный ключ, соединенный информационными входами с выходами счетных триггеров всех модулей памяти, управляющим входом связан с соответствующим выходом модуля МРК2, а выходами подключен к общим шинам Т1…Tn системы связи, в коммутационно-вычислительном блоке выход второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ связан с входами элемента И-НЕ, одиннадцатого элемента И и элемента НЕ, выход которого подключен к входу десятого элемента И, три других входа десятого элемента И соединены с выходами модуля МРК1, блока синхронизации и с прямым выходом третьего триггера, другие три входа одиннадцатого элемента И связаны с инверсным выходом третьего триггера, с выходами модуля МРК1 и блока синхронизации, выход десятого элемента И связан с первым входом третьего элемента ИЛИ, выход одиннадцатого элемента И связан с входом установки в «1» третьего триггера, инверсный выход которого подключен к входу третьего элемента И, четыре входа двенадцатого элемента И соединены с прямым выходом третьего триггера, с определенными выходами модуля МРК1, блока синхронизации и элемента ИЛИ, а выход связан с первым входом второго элемента ИЛИ, второй вход которого подключен к выходу третьего элемента И, а выход соединен со счетным входом счетного триггера, вход сброса в «0» третьего триггера связан с выходом третьего элемента ИЛИ, второй вход которого подключен к выходу четвертого элемента И, третий вход которого связан с определенным выходом модуля МРК1, вход второго элемента НЕ соединен с соответствующим выходом модуля МРК1, а выход соединен с входом третьего элемента И, блок синхронизации, где первый счетный триггер подключен прямым выходом к одному входу первого элемента И, инверсным выходом к первым входам второго, третьего и четвертого элементов И, второй вход последнего подключен к выходу пятого элемента И, входами связанного с прямым выходом первого счетного триггера, с прямым выходом второго счетного триггера и вместе с счетным входом второго счетного триггера и входом третьего элемента И, с выходом элемента НЕ, а выходом соединенного с входом сброса в «0» второго счетного триггера, инверсный выход которого подключен к соответствующим входам первого и третьего элементов И, генератор импульсов выходом связан с определенными входами элемента НЕ, первого и второго элементов И и счетным входом первого счетного триггера, введенные в блок синхронизации логические элементы шестой и седьмой И, ИЛИ, первый и второй элементы НЕ, причем входы шестого элемента И соединены с выходом второго счетного триггера коммутационно-вычислительного блока и с выходом модуля МРК2, а выход подключен к входу элемента ИЛИ второй вход которого связан с выходом седьмого элемента И, а выход с первым входом седьмого элемента И и с входом второго элемента НЕ, выход которого соединен с определенными входами второго, третьего и пятого элементов И, вход первого элемента НЕ связан с выходом третьего элемента И, а выход подключен к второму входу седьмого элемента И, выход первого элемента И связан с счетными входами счетчиков импульсов СИ1 и СИ2 программного блока, инверсия сигнала К', с выхода элемента ИЛИ программного блока, связана с соответствующими входами второго, третьего и пятого элементов И блока синхронизации.
| Устройство для построения программируемых цифровых микропроцессорных систем | 2020 |
|
RU2726497C1 |
| УСТРОЙСТВО ДЛЯ ПОСТРОЕНИЯ ПРОГРАММИРУЕМЫХ ЦИФРОВЫХ МИКРОПРОЦЕССОРНЫХ СИСТЕМ | 2008 |
|
RU2374672C1 |
| US 2004260408 A1, 23.12.2004 | |||
| US 6449715 B1, 10.09.2002. | |||
