УСТРОЙСТВО АВТОМАТИЧЕСКОГО УПРАВЛЕНИЯ НАГРУЖЕНИЕМ ПРИ ПРОГРАММНЫХ ИСПЫТАНИЯХ МЕХАНИЧЕСКИХ КОНСТРУКЦИЙ НА УСТАЛОСТНУЮ ПРОЧНОСТЬ Российский патент 2009 года по МПК G05B19/00 

Изобретение относится к системам автоматического управления испытательными машинами и экспериментальными стендами для прочностных усталостных испытаний механических конструкций, в частности авиационных. Анализ эксплуатационных разрушений и нагруженности конструкций позволяет выделить группы машин, их деталей и элементов, для которых разрабатываются определенные виды программ нагружения (Воробьев А.З., Картамышев А.И., Райхер В.Л., Свирский Ю.А. «Типизированные программы нагружения. Комплексное обеспечение ресурса авиационных конструкций». Сб. докладов научно-технической конференции, кн. 5, ЦАГИ, 1984; «Схематизация процессов нагружения». ГОСТ 2307-78. Государственный комитет по стандартам. - М., 1978).

В простейшем случае это циклические или многоступенчатые циклические программы, в более сложном- типизированные или псевдослучайные, содержащие большое количество локальных максимумов и минимумов. Локальные максимумы и минимумы по своим уровням относятся к нескольким подгруппам (например, 40), имеющим детерминированные значения. Чередование экстремумов носит случайный характер.

Подобные программы изменения усилий, нагружающих конструкцию, разрабатывались в США, Германии, Англии, например TWIST, FALSTAFF. В России (в ЦАГИ) разработаны аналогичные программы ПУСК и ПРИМА.

Важным вопросом применения этих программ является точность их задания, а также точность отслеживания средствами автоматического управления экспериментом. Основным требованием с точки зрения накопления усталостных повреждений является точность воспроизведения локальных экстремумов нагрузки, воздействующей на конструкцию.

Известны системы автоматического управления циклическими испытаниями (см. Литвак В.И. «Автоматизация усталостных испытаний натурных конструкций». - М., Машиностроение, 1972, стр.102-120). Система автоматического управления в известном аналоге построена по традиционному принципу и содержит следящий гидравлический сервопривод, создающий нагружающее воздействие на испытуемую механическую конструкцию. На вход этого следящего гидропривода подается управляющий циклический сигнал от программно-задающего устройства, построенного на базе генератора гармонических функций.

Следящий гидропривод сравнивает управляющий сигнал с сигналом обратной связи и формирует воздействие на исполнительный орган (гидроцилиндр), который создает силовое воздействие на объект испытаний.

Недостатком известных систем является зависимость точности воспроизведения нагружающих воздействий от динамических характеристик следящего привода и объектов испытаний и неинвариантность точности работы этих систем к изменению динамических характеристик объекта и привода в процессе испытаний. Погрешность нагружения в точках экстремумов изменяется от 2% до 10%, что приводит к большим погрешностям при определении ресурса конструкций по кривым выносливости:

где σ - величина механических напряжений в конструкции в экстремальных точках изменяющегося нагружающего усилия;

m - показатель степени, изменяющийся в пределах от 4 до 10;

К - число циклов нагружения с амплитудой σ до появления трещины.

Наиболее близким к предлагаемому техническому решению является «Устройство для управления циклическим нагруженном при прочностных испытаниях» Гуков Б.Ф., Еремеев Ю.М., Свирский Ю.А., Стерлин А.Я. (а.с. СССР №943758, опубликовано 15.07.1982. Бюл. №26, М.кл. G06G 7/26).

Достоинством прототипа по отношению к аналогам является коррекция величин экстремумов генерируемой циклической функции, таким образом, что экстремумы управляющего сигнала, поступающего на вход следящего привода, изменяются на величину, равную разности между фактическим сигналом, измеряемым датчиком обратной связи (датчиком нагрузки) и сигналом с выхода программо-задающего устройства, который будем считать эталонным. Измеренные разности в максимумах и минимумах в каждом цикле функции суммируются в двух накопителях (один для максимумов, другой для минимумов), а затем от цикла к циклу прибавляются к соответствующим экстремумам эталонного программного сигнала до тех пор, пока разность между экстремумом эталонного сигнала и экстремумом сигнала обратной связи не станет равной нулю (до точности работы устройства, вычисляющего указанную разность).

Устройство, принятое за прототип, содержит блок задания ступеней нагрузки (программный задатчик), датчик нагрузки (датчик обратной связи), экстрематор, две параллельные цепи для коррекции максимумов и минимумов, каждая из которых состоит из блока сравнения (компаратора), накопителя и сумматора. Выходы сумматоров каждой цепи соединены с входами интерполятора, выход которого связан с входом следящего исполнительного привода (следящего исполнительного блока).

Недостатком известного устройства является то, что оно не пригодно для коррекции локальных экстремумов при реализации типизированных и псевдослучайных программ нагружения, т.к. в прототипе используются только два накопителя - один для коррекции максимума, а другой минимума, которые на каждой ступени программы постоянны, что ограничивает применение прототипа только для циклических функций нагружения с постоянной амплитудой. Кроме того, при изменении величины экстремумов изменяется средняя скорость генерируемого участка программы, что искажает оптимальную скорость, заданную программой.

Задачей настоящего изобретения является устранение вышеперечисленных недостатков, а именно обеспечение возможности корректировать экстремумы не только циклических программ нагружения, но и экстремумы типизированных и псевдослучайных программ, задавая при этом постоянную (оптимальную) среднюю скорость нагружения на каждом участке программы испытаний.

Технический результат предлагаемого изобретения состоит в снижении погрешности в локальных экстремумах нагрузки, воздействующей на конструкцию до 0,1% и сокращении времени реализации программ испытаний за счет обеспечения оптимальной скорости нагружения.

Решение поставленной задачи и технический результат в предлагаемом изобретении достигаются тем, что принципиально изменены составы и схемные решения программного задатчика и интерполятора. Введены дополнительные элементы, обеспечивающие накопление и хранение корректирующих разностей для всех подгрупп локальных экстремумов, а также постоянство средней скорости нагружения на любых участках программы. При этом устройство содержит программный задатчик, датчик нагрузки, подключенный к входу устройства, последовательно включенные интерполятор и следящий исполнительный привод, экстрематор и две параллельные цепи коррекции максимумов и минимумов управляющего программного сигнала, каждая из которых состоит из компаратора, накопителя и сумматора, причем первые входы компараторов соответственно соединены с первыми выходами максимума и минимума программного задатчика, а вторые входы компараторов - с одноименными выходами экстрематора, вход которого соединен с выходом датчика нагрузки, входы сумматоров в каждой цепи соответственно соединены со вторыми выходами максимума и минимума программного задатчика и с выходами относящихся к ним накопителей. Программный задатчик в составе предлагаемого устройства содержит блок задания номера участка программы, два блока памяти, состоящих из нескольких подгрупп максимумов и нескольких подгрупп минимумов, два регистра временного хранения номера восходящих участков программы N+1 и N, два дешифратора считывания максимумов и минимумов, первый и второй дополнительные регистры временного хранения максимумов и минимумов предыдущих участков программы, первый элемент «ИЛИ», триггер, первый элемент задержки и три формирователя длины импульсов служебных сигналов c', d', d", два дешифратора записи разностей между экстремумами программы и соответствующими экстремумами сигнала датчика нагрузки, несколько накопителей корректирующих сигналов по одному для каждой подгруппы экстремумов. Кроме того, в устройство введены два регистра временного хранения скорректированных величин максимумов и минимумов управляющего программного сигнала, компаратор размаха каждого участка программы. Интерполятор в предлагаемом устройстве содержит три цифроаналоговых преобразователя, блок памяти формы генерируемых участков программы, генератор опорной частоты, делитель опорной частоты, реверсивный счетчик и второй элемент «ИЛИ». Дополнительно в устройство введены второй и третий элементы задержки, а также два коммутатора разностей между экстремумами программного сигнала и соответствующими им экстремумами сигнала датчика нагрузки, при этом информационный выход блока задания номера участка программы соединен с информационным входом регистра временного хранения номера восходящего участка N+1. Выход этого регистра соединен с информационными входами дешифраторов считывания максимумов и минимумов из блоков памяти, а также с входом регистра хранения номера предыдущего восходящего участка N. Выходы дешифраторов считывания соответственно соединены с адресными входами считывания блоков памятей подгрупп максимумов и минимумов и соответствующих им накопителей корректирующих сигналов. Выход блока памяти подгрупп максимумов соединен с входом первого дополнительного регистра временного хранения максимумов предыдущих участков программы. Выход первого дополнительного регистра является первым выходом максимумов программного задатчика. Выход блока памяти подгрупп минимумов соединен со входом второго дополнительного регистра временного хранения минимумов предыдущих участков программы. Выход второго дополнительного регистра является первым выходом минимумов программного задатчика. Выход регистра временного хранения номера предыдущего восходящего участка программы N соединен с входами дешифраторов записи разностей между программными экстремумами и одноименными экстремумами сигнала датчика нагрузки. Выходы указанных дешифраторов соединены с адресными входами соответствующих накопителей корректирующих сигналов. Выход первого элемента «ИЛИ» соединен с входом триггера, выход триггера «d» соединен с входом первого формирователя длины импульса «d'» и через элемент задержки с входом второго формирователя длины импульса «d"». Выход триггера «c» соединен с входом третьего формирователя импульса «c'». Выход первого формирователя длины импульса «d'» соединен с управляющими входами дешифратора считывания минимумов и регистра временного хранения скорректированных величин максимумов управляющего программного сигнала. Выход второго формирователя длины служебного импульса «d"» соединен с управляющим входом блока задания номера участка программы. Выход третьего формирователя длины служебного импульса «c'» соединен с управляющими входами дешифратора считывания максимумов и регистра временного хранения скорректированных величин минимумов управляющего программного сигнала, а также с управляющим входом второго дополнительного регистра. Выходы сумматоров в цепях максимумов и минимумов соответственно соединены с входами регистров временного хранения скорректированных величин максимумов и минимумов управляющего программного сигнала. Выходы этих регистров соединены с входами компаратора размаха каждого генерируемого участка программы, а также с цифровыми входами первого и второго цифроаналоговых преобразователей (ЦАП), входящих в состав интерполятора. Аналоговые выходы первого и второго цифроаналоговых преобразователей соединены с аналоговыми входами третьего умножающего цифроаналогового преобразователя. Цифровой вход третьего цифроаналогового преобразователя соединен с выходом блока памяти формы генерируемых участков программы. Выход третьего цифроаналогового преобразователя связан с входом следящего исполнительного привода, адресный вход блока памяти формы генерируемых участков программы соединен с цифровым выходом реверсивного счетчика. Вход реверсивного счетчика связан с выходом делителя частоты, один вход делителя частоты соединен с выходом генератора опорной частоты, а другой с выходом компаратора размаха каждого участка программы. Выходы обнуления и переполнения реверсивного счетчика соединены с входами второго элемента «ИЛИ», выход этого элемента «ИЛИ» соединен с одним из входов первого элемента «ИЛИ», на другой вход которого поступает сигнал «ПУСК». Выход признака максимума экстрематора «c_э» связан с входами второго и третьего элементов задержки и с управляющим входом коммутатора разностей максимумов программного сигнала и соответствующих максимумов сигнала датчика нагрузки. Выход второго элемента задержки «c"» связан с управляющими входами второго регистра временного хранения номера предыдущего восходящего участка N, двух дешифраторов записи разностей между экстремумами программы и соответствующими экстремумами сигнала датчика нагрузки. Выход третьего элемента задержки «c"'» соединен с управляющими входами регистра временного хранения номера восходящего участка N+1 и первого дополнительного регистра. Выход признака минимума экстрематора «d_э» связан с управляющим входом коммутатора разностей минимумов программного сигнала и соответствующих минимумов сигнала датчика нагрузки. Выходы коммутаторов указанных разностей соединены с входами соответствующих накопителей корректирующих сигналов.

Для пояснения изобретения обратимся к фиг.1-4.

На фиг.1 приведена структура устройства.

На фиг.2 приведены выборки псевдослучайного процесса нагружения. Эти выборки отличаются друг от друга только последовательностью чередования экстремумов. Величины и число экстремумов в этих выборках совпадает, т.к. этого требует сама методика испытаний.

На фиг.3 приведена циклограмма служебных импульсов, обеспечивающих последовательность пересылки информации между элементами устройства.

На фиг.4 приведена таблица состояний основных элементов устройства, показывающая передвижение информации между этими элементами по возникновению импульсов, приведенных на циклограмме фиг.3.

Предварительно перед описанием предлагаемого устройства поясним процедуру подготовки исходных данных псевдослучайных программ нагружения (самый сложный случай), т.к. в этих программах последовательность генерации отдельных участков программы недетерминирована. В остальных видах программ эта последовательность строго задана.

Особенность генерации псевдослучайных сигналов состоит в подготовке исходных данных для работы программного устройства. Локальные максимумы разбиваются на подгруппы, в каждую из которых входят максимумы, имеющие одинаковую величину. Таким же образом на подгруппы разбиваются локальные минимумы. Номера подгрупп i=1…n максимума и минимума одинаковых восходящих участков программы совпадают (фиг.2), т.е. восходящие участки носят детерминированный характер. Однако порядок следования восходящих участков в программе носит случайный характер, поэтому параметры нисходящих участков недетерминированы.

Выбор величины скорости изменения управляющих программных сигналов основывается на одном из постулатов методики ресурсных испытаний, утверждающем, что изменения в определенных пределах частоты или скорости приложения нагружающих воздействий не влияют на ресурс конструкции, если при этом строго соблюдается задание экстремумов нагружающей функции. Поэтому время генерации каждого участка можно строго связать с размахом участка, то есть:

где τ - время генерации участка (сегмента) программы;

µ - постоянный коэффициент;

А - размах участка (разность ординат начала и конца участка программы).

Коэффициент µ практически определяет постоянную среднюю скорость изменения нагружающего воздействия на каждом сегменте программы. Эта средняя скорость выбирается из условия наилучшей работы следящего привода и энергетических возможностей источников энергоснабжения стенда, и в этом смысле ее необходимо держать постоянной.

Схема устройства приведена на фиг.1. Устройство состоит из: первого элемента «ИЛИ» 1, триггера 2, блока 3 задания номера участка программы, первого элемента задержки 4, трех формирователей длины импульсов служебных сигналов «d'», «d"», «c'» 5, 6, 7, регистров временного хранения номера восходящих участков программы N+1, N 8, 9 (в регистре 8 хранится N+1 номер восходящего участка программы, в регистре 9 - номер N предыдущего восходящего участка программы. N и N+1 могут принимать любые значения из множества i=1…n), дешифраторов считывания максимумов и минимумов 10, 11, двух дешифраторов записи разности между экстремумами программы и соответствующими им экстремумами сигнала датчика нагрузки 12, 13, блока памяти подгрупп максимумов а_i 14 и соответствующих им накопителей корректирующих сигналов ΣΔа_i 15, первого дополнительного регистра временного хранения максимумов предыдущих участков программы 16, блока памяти подгрупп минимумов b_i 17 и соответствующих им накопителей корректирующих сигналов ΣΔb_i 18, второго дополнительного регистра временного хранения минимумов предыдущих участков программы 19, сумматоры 20, 21, определяющие сумму каждого экстремума программы и соответствующего ему корректирующего сигнала, регистров 22, 23 временного хранения скорректированных величин максимумов и минимумов управляющего программного сигнала, компаратора 24 размаха каждого участка программы, первого и второго цифроаналоговых преобразователей 25, 26, преобразующих коды максимумов и минимумов в аналоговые сигналы, блока памяти формы генерируемых участков программы 27, третьего умножающего цифроаналогового преобразователя 28, работающего в режиме формирователя выходного сигнала интерполятора, генератора опорной частоты 29, делителя опорной частоты 30, реверсивного счетчика 31, второго элемента «ИЛИ» 32 для передачи импульсов об изменении направления работы реверсивного счетчика. Для определения локальных экстремумов нагружающего воздействия и корректирующих их поправок устройство снабжено датчиком нагрузки 33, соединенным со следящим исполнительным приводом 34, экстрематором 35, компараторами 36, 37, двумя коммутаторами разностей экстремумов программного сигнала и соответствующих экстремумов сигнала датчика нагрузки 38, 39, вторым и третьим элементами задержки 40, 41, формирующими импульсные сигналы «c"» и «c"'». Элементы с 1 по 14 и элементы 16, 17, 19 образуют программный задатчик, а элементы с 25 по 32 - интерполятор.

Между собой элементы устройства соединены следующим образом. Выход первого элемента «ИЛИ» 1 соединен с входом триггера 2. Один выход триггера 2, именуемый «d», соединен с входом формирователя длины служебных импульсов «d'» 5. Кроме того, выход «d» триггера 2 через первый элемент задержки 4 и формирователь длины служебного импульса «d"» 6 соединен с управляющим входом блока 3 задания номера участка программы. Другой выход триггера 2, именуемый «c», соединен с формирователем длины импульса «c'» 7. Информационный выход блока 3 соединен с информационным входом регистра 8, в который записывается по импульсному сигналу «c'"» номер (N+1)-го восходящего участка программы. Цифровой выход регистра 8 соединен с информационными входами регистра 9, а также дешифраторов считывания 10, 11. Запись информации в регистр 9 происходит по сигналу «c"», в дешифратор 10 по сигналу «c'», в дешифратор 11 по сигналу «d'». Выходы дешифраторов 10, 11 соответственно соединены с входами, управляющими считыванием информации из блоков памяти 14, 17 и накопителей ΣΔa_i, ΣΔb_i 15, 18. Выход регистра 9 соединен с цифровыми входами дешифраторов 12, 13, запись в которые производится по импульсному сигналу «c"». Выходы дешифраторов 12, 13 соединены с входами, управляющими записью Δa_i и Δb_i в накопители ΣΔa_i, ΣΔb_i 15, 18. Выход блока памяти 14 (он же второй выход максимумов программного задатчика), обеспечивающий передачу информации об очередном максимуме программы а_i и выход корректирующей поправки из накопителей ΣΔa_i 15, соединены с входами сумматора 20. Кроме того, выход блока памяти 14 соединен со входом первого дополнительного регистра 16, выход которого, являющийся первым выходом максимума программного задатчика, соединен с одним из входов компаратора 37. Запись в регистр 16 производится сигналом «c'"».

Выход блока памяти 17 (он же второй выход минимумов программного задатчика), обеспечивающий передачу информации об очередном минимуме программы b_i и выход корректирующей поправки из накопителей ΣΔb_i 18, соединены с входами сумматора 21. Кроме того, выход блока памяти 17 соединен со входом второго дополнительного регистра 19, выход которого, являющийся первым выходом минимума программного задатчика, соединен с одним из входов компаратора 36. Запись в регистр 19 производится сигналом «c'». Выходы сумматоров 20, 21 соответственно соединены с входами регистров 22, 23. Запись в регистр 22 производится по сигналу «d'», а в регистр 23 по сигналу «с'». Выходы регистров 22, 23 соединены с входами компаратора размаха каждого участка программы 24. Величина этого размаха для восходящих участков программы имеет вид (a_N-b_N), для нисходящих участков (a_N-b_N+1). Кроме того, выходы регистров 22, 23 соответственно подключены к входам первого и второго ЦАП 25, 26, входящих в состав интерполятора. Аналоговые выходы ЦАП 25, 26 подключены к аналоговым входам третьего умножающего ЦАП 28. Цифровой вход ЦАП 28 соединен с выходом блока 27 памяти формы генерируемых участков программы. Выход компаратора 24 соединен с одним из входов делителя опорной частоты 30. На другой вход делителя 30 подается сигнал с генератора опорной частоты 29. Выход делителя 30 соединен с входом реверсивного счетчика 31. Цифровой выход счетчика 31 соединен с входом блока памяти 27. Импульсные выходы счетчика 31, говорящие о его переполнении и обнулении, через второй элемент «ИЛИ» 32 соединены с одним из входов первого элемента «ИЛИ» 1, на другой вход этого элемента поступает сигнал «ПУСК». Сигнал от датчика нагрузки 33 следящего привода 34 поступает на вход экстрематора 35. Сигнал о величине минимума обратной связи (нагружающего воздействия) с экстрематора 35 поступает на вход компаратора 36, на другой вход этого компаратора поступает сигнал с первого выхода минимумов программного задатчика, т.е. с выхода второго дополнительного регистра 19. Разность между указанными величинами Δb_i с выхода компаратора 36 подается на коммутатор 38, который открывается импульсным сигналом «d_э», вырабатываемым экстрематором 35 при достижении сигналом датчика нагрузки локального минимума. С выхода коммутатор 38 вычисленная разность Δb_i подается в соответствующий накопитель ΣΔb_i 18. При достижении сигналом датчика нагрузки максимума экстрематор 35 выдает величину максимума на вход компаратора 37, на другой вход этого компаратора подается величина программного максимума с первого выхода максимумов программного задатчика, т.е. с первого дополнительного регистра 16. Разность между этими величинами Δa_i с выхода компаратора 37 подается на коммутатор 39, который открывается импульсным сигналом «c_э» экстрематора 35, появляющимся при достижении максимума сигналом датчика нагрузки. С выхода коммутатора 39 информация о величине Δa_i поступает в соответствующий накопитель ΣΔa_i 15. Кроме того, этот же импульсный сигнал «c_э» с экстрематора подается на второй и третий элементы задержки 40, 41, которые формируют сигналы «c'"» и «c"».

Устройство работает следующим образом.

Перед началом работы устройства все его элементы приводятся в начальное состояние, которое таково. В регистре 22 записан ноль, в регистре 23 записана величина b₁. На вход блока памяти 14 с дешифратора 10 подан номер первого участка программы, поэтому на втором выходе максимумов программного задатчика, т.е. на входе блока памяти 14, находится максимум первого участка а₁. На выходе, соответствующему этой подгруппе максимумов накопителя ΣΔа₁ 15, находится ноль, т.к. еще не было никакой коррекции. Следовательно, на выходе сумматора 20 находится величина а₁. В регистре 16 записана величина а₁, тем самым на первом выходе максимумов программного задатчика находится также величина а₁. На дешифраторе 11 записан номер первого восходящего участка программы, поэтому на втором выходе минимумов программного задатчика, т.е. на выходе блока памяти 17, записан минимум b₁. На выходе накопителей ΣΔb₁ 18 находится ноль. На выходе сумматора 21 находится величина b₁. В регистре 19 записан ноль, тем самым, на первом выходе минимума программного задатчика также находится ноль. В регистре 9 записан номер первого восходящего участка программы, в регистре 8 - номер второго восходящего участка программы. На выходе блока 3 задания номера участка программы находится номер второго восходящего участка программы. На выходе датчика нагрузки 33 сигнал равен нулю. На выходах максимума и минимума экстрематора 35 также нули. Коммутаторы 38, 39 закрыты. На входе компаратора 24 также нули, т.к. b₁=0, выход регистра 23 равен нулю. Нулевой сигнал с выхода компаратора 24 поступает на вход делителя 30 и запрещает проход тактовых импульсов с генератора 29 на реверсивный счетчик 31, т.к. деление на ноль запрещено. На цифровом выходе реверсивного счетчика также ноль, поэтому не происходит опрос блока памяти 27.

По сигналу «Пуск», проходящему через элемент «ИЛИ» 1, триггер 2 через формирователь длительности импульсов 5 вырабатывает служебный сигнал «d'». По этому сигналу с выхода сумматора 20 величина а₁ записывается в регистр 22 и с выхода этого регистра поступает на один из входов компаратора 24 и в ЦАП 25 преобразуется в аналоговую форму. На другом входе компаратора 24 и на выходе ЦАП 26 находится величина b₁=0. На выходе компаратора 24 образуется разность a₁-b₁=а₁, которая поступает на делитель 30 и делит опорную частоту, поступающую с генератора 29.

Поделенная частота поступает на вход реверсивного счетчика 31. Цифровые коды с счетчика 31 поступают на вход блока памяти 27. Последовательность кодов с выхода блока 27, определяющая форму генерируемого участка программы, поступает на цифровой вход умножающего ЦАП 28. На аналоговых входах ЦАП 28 находятся потенциалы, поступающие от ЦАП 25, 26, эквивалентные величинам а₁ и b₁. Выходной сигнал ЦАП 28, поступающий на вход следящего исполнительного привода 33, начнет изменяться от потенциала b₁=0 до потенциала а₁ (максимума первого участка). Кроме сигнала «d'» по сигналу «ПУСК» через задержку 4 и формирователь длины импульсов 6 формируется сигнал «d"». Сигнал «d"» поступает на вход блока 3 задания следующего номера участка программы. По этому сигналу блок 3 генерирует номер N3.

Помимо регистра 22 сигнал «d'» поступает на дешифратор 11, записывает в него с выхода регистра 8 номер второго участка программы N₂, в результате чего на втором выходе минимумов программного задатчик, т.е. на выходе блока памяти 17, а затем и на выходе сумматора 21, появляется величина минимума b₂. При достижении уровня переполнения реверсивного счетчика 31 выходной сигнал ЦАП 28 достигнет потенциала а₁, т.е. заканчивается первый участок программы. По сигналу переполнения счетчика 31 элемент «ИЛИ» 32 подает сигнал на элемент «ИЛИ» 1, а затем на триггер 2, тем самым возбуждается выход «c» этого триггера. Формирователем 7 этот сигнал преобразуется в служебный сигнал «c'». По сигналу «c'» величина минимума b₂ с выхода сумматора 21 записывается в регистр 23. Тем самым на выходе ЦАП 26 появляется потенциал, эквивалентный b₂, а на выходе ЦАП 25 остается потенциал а₁, на соответствующих аналоговых входах умножающего ЦАП 28 оказываются потенциалы а₁, b₂. Компаратор 24 вычисляет разницу а₁-b₂. Согласно величине а₁-b₂ делитель 30 делит опорную частоту, поступающую от генератора 29, и подает поделенную частоту на реверсивный счетчик 31. Сигналы с реверсивного счетчика 31, работающего в обратном направлении, поступают на блок памяти 27, коды с выхода которого поступают на цифровой вход ЦАП 28, тем самым начинается генерация участка (а₁, b₂). Кроме того, сигнал «с'» осуществляет подготовительные операции для генерации участка (а₂, b₂), для этого он поступает на управляющие входы дешифратора 10 и второго дополнительного регистра 19. В дешифратор 10 записывается номер N₂ второго восходящего участка. В регистр 19 записывается величина b₂, т.е. на первом выходе минимумов программного задатчика появляется величина b₂. По сигналу с выхода дешифратора 10 из блока памяти 14 и накопителя ΣΔа_i 15 на входы сумматора 20 поступают величины а₂ и Δа₂=0. С выхода сумматора 20 величина а₂ поступает на вход регистра 22, но в него не записывается до поступления сигнала «d'». При появлении на выходе датчика нагрузки 33 первого максимума y_{max 1} экстрематор 35 подает его величину на вход компаратора 37, на другом входе этого компаратора находится величина программного максимума а₁, поступающая из регистра 16, т.к. на управляющий вход этого регистра еще не поступил сигнал «c"'», который приходит позже сигнала «c'» и «c"». Компаратор 37 вычисляет первую корректирующую разность Δa₁=а₁-y_{max 1} и через коммутатор 39 записывает эту разность по импульсному сигналу «с_э» экстрематора в накопитель ΣΔа₁ 15, т.к. на дешифраторе 12 в это время записан номер N₁ первого участка программы. Кроме коммутатора 39 сигнал поступает на задержки 40, 41 и соответственно вырабатывает служебные сигналы «c"» и «c'"». Задержка сигнала «c"'» больше задержки сигнала «c"». По сигналу «c"» из регистра 8 в регистр 9 записывается номер N₂ второго восходящего участка программы, а затем по сигналу «c'"» с выхода блока 3 задания номера участка в регистр 8 записывается номер третьего восходящего участка N₃, а в регистр 16 записывается величина второго максимума а₂. Генерация участка (а₁, b₂), производится до достижения величины минимума b₂, в этот момент реверсивный счетчик 31 выдает сигнал обнуления. Этот сигнал через элементы «ИЛИ» 32, 1 поступает на вход триггера 2 и возбуждает его выход «d» и через формирователь длины импульса 5 формирует сигнал «d'». По сигналу «d'» в регистр 22 записывается величина следующего максимума а₂. На выходе регистра 23 остается неизменной величина b₂, что, как уже описывалось выше, через элементы схемы 24, 25, 26, 27, 28, 29, 30, 31 приводит к генерации участка программы (а₂, b₂). При достижении сигналом датчика нагрузки 33 первого минимума y_{min 1} экстрематор 35 со своего выхода величину минимума y_{min 1} подает на вход компаратора 36, на другой вход этого компаратора с выхода регистра 19 подается величина b₂, т.к. она была ранее записана в этот регистр сигналом «с'». С выхода компаратора 36 через коммутатор 38 разность Δb₂=b₂-y_{min 1} подается в накопитель ΣΔb₂ 18, т.к.на дешифраторе 13 сигналом «c"» записан номер N3.

Указанная последовательность работы элементов устройства продолжается при генерации последующих участков программы. Таблица состояний основных элементов устройства в процессе работы приведена на фиг.4.

Технический эффект предлагаемого изобретения состоит в том, что при реализации любых видов программ ресурсных испытаний, от детерминированных циклических до псевдослучайных, погрешность фактического нагружения испытываемых конструкций в точках локальных экстремумов программ за два-три такта коррекции каждого экстремума снижается до 0,1%, тем самым увеличивается точность определения ресурсных характеристик испытываемого объекта более, чем на 20%. Кроме того, достигается постоянство средней скорости нагружения конструкции, которая выбирается из условий оптимального использования возможностей следящего привода, что увеличивает в целом точность работы следящего привода.

Изобретение относится к области систем автоматического управления испытательными машинами и стендами для прочностных испытаний механических конструкций. Технический результат - повышение точности нагружения испытываемых конструкций в точках локальных экстремумов испытательной программы, что значительно повышает точность определения ресурса изделий, а также поддержание постоянной средней скорости нагружения испытываемых конструкций. Для решения поставленной задачи для каждой подгруппы локальных экстремумов (максимумов и минимумов), включающей в свой состав одноименные экстремумы одинаковой величины, используются свои накопители разностей, обеспечивающие коррекцию экстремумов управляющего сигнала программы для каждой подгруппы. Разности для каждой подгруппы накапливаются до тех пор, пока разность между экстремумом сигнала датчика нагрузки и соответствующим ему экстремумом программного сигнала не станет равной нулю. Для правильного вычисления поправок, корректирующих экстремумы управляющего сигнала, в устройство дополнительно введены элементы, определяющие моменты вычисления указанных поправок и регламентирующие порядок пересылки информации между отдельными узлами устройства. К этим элементам относятся задержки служебных сигналов, формирователи длины импульсов служебных сигналов, ключи, регистры, содержащие обновляемую от участка к участку программы информацию о номерах экстремумов и их ординатах. Для поддержания постоянства средней скорости нагружения в устройстве используется компаратор, вычисляющий размах участка программы, и делитель частоты, делящий опорную частоту в зависимости от величины размаха участка программы так, что обеспечивается постоянная средняя скорость генерации каждого участка программы независимо от изменения величины его размаха. 4 ил.

Устройство автоматического управления нагружением при программных испытаниях механических конструкций на усталостную прочность, содержащее программный задатчик, последовательно включенные интерполятор, следящий исполнительный привод, датчик нагрузки, экстрематор и две параллельные цепи коррекции максимумов и минимумов управляющего программного сигнала, каждая из которых состоит из компаратора для осуществления вычисления разности между экстремумами сигнала датчика нагрузки и экстремумами управляющего программного сигнала, накопителя этих разностей и сумматора, причем вторые входы указанных компараторов в каждой цепи соединены с соответствующими выходами экстрематора, первые входы сумматоров в каждой цепи соединены со вторыми выходами программного задатчика, обеспечивающими передачу сигнала об очередных максимумах и минимумах управляющего программного сигнала, а вторые входы указанных сумматоров с выходами соответствующих накопителей, отличающееся тем, что программный задатчик содержит блок задания номера участка управляющего программного сигнала, два блока памяти, состоящие из нескольких подгрупп максимумов и нескольких подгрупп минимумов управляющего программного сигнала, два регистра временного хранения номеров очередного и предыдущего восходящих участков управляющего программного сигнала N+1 и N, два дешифратора, предназначенных для управления считыванием очередных максимумов и минимумов управляющего программного сигнала, первый и второй дополнительные регистры временного хранения максимумов и минимумов предыдущих участков управляющего программного сигнала, первый элемент «ИЛИ», триггер, вырабатывающий на своих выходах служебные сигналы «c» и «d», первый элемент задержки и три формирователя длины импульсов служебных сигналов, одного «c'», другого «d'», третьего «d"», два дешифратора для управления записью разностей между экстремумами управляющего программного сигнала и соответствующими экстремумами сигнала датчика нагрузки, кроме того, в устройство введены несколько накопителей величин разностей между экстремумами управляющего программного сигнала и соответствующими экстремумами сигнала датчика нагрузки по одному для каждой подгруппы экстремумов, два регистра временного хранения скорректированных величин максимумов и минимумов управляющего программного сигнала, компаратор для вычисления разности ординат начала и конца каждого участка управляющего программного сигнала, второй и третий элементы задержки, формирующие служебные импульсы, один «c"» и другой «c'"», а также два коммутатора разностей между экстремумами оправляющего программного сигнала и соответствующими экстремумами сигнала датчика нагрузки, интерполятор содержит три цифроаналоговых преобразователя, блок памяти формы генерируемых участков управляющего программного сигнала, генератор опорной частоты, делитель опорной частоты, реверсивный счетчик и второй элемент «ИЛИ», при этом информационный выход блока задания номера участка программы соединен с информационным входом регистра временного хранения номера очередного восходящего участка N+1, выход этого регистра соединен с информационными входами дешифраторов, обеспечивающих считывание максимумов и минимумов управляющего программного сигнала из блоков памяти, а также с входом регистра хранения номера предыдущего восходящего участка N, выходы дешифраторов, обеспечивающих считывание максимумов и минимумов управляющего программного сигнала соответственно соединены с адресными входами блоков памяти подгрупп максимумов и минимумов управляющего программного сигнала и соответствующих им накопителей разностей, выход блока памяти подгрупп максимумов управляющего программного сигнала соединен со входом первого дополнительного регистра временного хранения максимумов предыдущего участка управляющего программного сигнала, выход этого дополнительного регистра является первым выходом максимумов программного задатчика, и соединяется с первым входом компаратора в цепи коррекции максимумов управляющего программного сигнала, выход блока памяти подгрупп минимумов управляющего программного сигнала соединен с входом второго дополнительного регистра временного хранения минимумов предыдущего участка управляющего программного сигнала, выход этого дополнительного регистра является первым выходом минимумов программного задатчика и соединяется с первым входом компаратора в цепи коррекции минимумов управляющего программного сигнала, выход регистра временного хранения номера предыдущего восходящего участка управляющего программного сигнала N соединен с входами дешифраторов, обеспечивающих запись разностей между экстремумами управляющего программного сигнала и одноименными экстремумами сигнала датчика нагрузки, выходы указанных дешифраторов соединены с адресными входами соответствующих накопителей разностей для различных подгрупп экстремумов управляющего программного сигнала, выход первого элемента «ИЛИ» соединен с входом триггера, выход которого, наименованный «d», соединен с входом первого формирователя длины импульса служебного сигнала «d'», и через элемент задержки с входом второго формирователя длины импульса служебного сигнала «d"», выход триггера, наименованный «c», соединен с входом третьего формирователя импульса служебного сигнала «c'», выход первого формирователя длины импульса служебного сигнала «d'» соединен с управляющими входами дешифратора, обеспечивающего считывание минимумов управляющего программного сигнала и регистра временного хранения скорректированных величин максимумов управляющего программного сигнала, выход второго формирователя длины импульса служебного сигнала «d"» соединен с управляющим входом блока задания номера участка программы, выход третьего формирователя длины импульса служебного сигнала «c'» соединен с управляющими входами дешифратора, обеспечивающего считывание максимумов управляющего программного сигнала, второго дополнительного регистра временного хранения минимума предыдущего участка управляющего программного сигнала и регистра временного хранения скорректированных величин минимумов управляющего программного сигнала, выходы сумматоров в цепях коррекции максимумов и минимумов управляющего программного сигнала соответственно соединены с входами регистров временного хранения скорректированных величин максимумов и минимумов управляющего программного сигнала, выходы этих регистров соединены с входами компаратора, вычисляющего разность ординат начала и конца каждого генерируемого участка управляющего программного сигнала, а также с цифровыми входами первого и второго цифроаналоговых преобразователей, входящих в состав интерполятора, аналоговые выходы первого и второго цифроаналоговых преобразователей соединены с аналоговыми входами третьего умножающего цифроаналогового преобразователя, цифровой вход третьего цифроаналогового преобразователя соединен с выходом блока памяти формы генерируемых участков управляющего программного сигнала, выход третьего цифроаналогового преобразователя является выходом интерполятора, адресный вход блока памяти формы генерируемых участков управляющего программного сигнала соединен с цифровым выходом реверсивного счетчика, вход реверсивного счетчика связан с выходом делителя опорной частоты, один вход делителя частоты соединен с выходом генератора опорной частоты, а другой с выходом компаратора, вычисляющего разность ординат начала и конца каждого участка управляющего программного сигнала, выходы обнуления и переполнения реверсивного счетчика соединены с входами второго элемента «ИЛИ», выход этого элемента «ИЛИ» соединен с одним из входов первого элемента «ИЛИ», на другой вход которого поступает сигнал «ПУСК», выход признака максимума сигнала датчика нагрузки, вырабатываемый экстрематором «c_э», связан с входами второго и третьего элементов задержки и с управляющим входом коммутатора разностей максимумов управляющего программного сигнала и соответствующих максимумов сигнала датчика нагрузки, выход второго элемента задержки «c"» связан с управляющими входами регистра временного хранения номера предыдущего восходящего участка N, двух дешифраторов, обеспечивающих запись разностей между экстремумами программы и соответствующими экстремумами сигнала датчика нагрузки, выход третьего элемента задержки «c"'» соединен с управляющими входами регистра временного хранения номера очередного восходящего участка N+1 и первого дополнительного регистра временного хранения максимума предыдущего участка управляющего программного сигнала, выход признака минимума сигнала датчика нагрузки, вырабатываемый экстрематором «d_э», связан с управляющим входом коммутатора разностей минимумов управляющего программного сигнала и соответствующих минимумов сигнала датчика нагрузки, выходы коммутаторов разностей соединены с входами соответствующих накопителей разностей, а их входы - с выходами соответствующих компараторов, вычисляющих разность между экстремумами управляющего программного сигнала и экстремумами сигнала датчика нагрузки.