ПЕРСОНАЛЬНЫЙ КОМПЬЮТЕР Российский патент 2010 года по МПК G06F15/00 G06F1/16 

Изобретение относится к персональным компьютерам /ПК/ и выполняет его функции.

Прототипом принят "Персональный компьютер" [1], содержащий системный блок, цифровой монитор, первое радиопередающее устройство в корпусе системного блока и первое радиоприемное устройство в корпусе цифрового монитора, устройство ввода в составе второго радиопередающего устройства на корпусе клавиатуры, мыши и второго радиоприемного устройства на системном блоке ПК и содержащий устройства вывода /модем, принтер/. Недостатками прототипа являются передача видеоинформации по двум радиоканалам первым радиопередающим устройством и прием ее двумя каналами приема первым радиоприемным устройством, удвоение строк в кадре на приемной стороне усложняет каналы видеосигналов R, G, В, принятая строчная развертка и построчная развертка кадра снижают качество изображения на экране монитора.

Цель изобретения - снижение энергоемкости первого передающего и приемного устройств и исключение строчной и кадровой разверток при воспроизведении изображения на экране.

Техническими результатами являются снижение энергоемкости первого приемного и радиопередающего устройств передачей и приемом видеоинформации по одному радиоканалу и формирование изображения на экране без строчной и кадровой разверток за счет одновременного получения всех пикселов кадра на длительность кадра.

Сущность изобретения в том, что в первое радиопередающее устройство ПК вводятся три кодера и передатчик выполняется одноканальным, а в радиоприемном устройстве имеется один канал приема радиосигналов, и в каждый канал видеосигнала R, G, В вводятся декодер и накопитель кодов кадра, и излучающие один цвет ячейки элементов матриц экрана подключены параллельно к выходам своего блока импульсных усилителей, который включает импульсные усилители по числу излучающих ячеек в плоскопанельном экране. На передающей стороне применяется видеорежим 960_строк × 640_отсч × 30 Гц, где 960 - число кодируемых строк, как в прототипе, 640 - число кодируемых отсчетов в строке, как в прототипе, 30 Гц - частота кадров. В прототипе частота кадров 60 Гц, но формирование кадра выполняется разверткой каждой строки и построчной разверткой кадра. В предлагаемом плоскопанельном экране развертки строк и кадра нет, изображение на экране формируется сразу целиком синхронным и параллельным включением на излучение всех элементов матрицы по числу разрешения кадра на длительность всего периода кадра.

Структурная схема первого радиопередающего устройства показана на фиг.1, структура цифрового потока на фиг.2, кодер на фиг.3, формирователь кодов на фиг.4, спектр амплитудно-модулированного сигнала на фиг.5, первое радиоприемное устройство на фиг.6, двухполярный амплитудный детектор на фиг.7, декодер на фиг.8, блок удвоения отсчетов на фиг.9, накопитель кодов кадра на фиг.10, блок регистров на фиг.11, 12, блок выделения строчного /кадрового/синхроимпульса на фиг.13, временные диаграммы работы на фиг.14, общий вид элемента матрицы на фиг.15, элемент матрицы, вид сверху на фиг.16, схема верхней излучающей ячейки на фиг.17, расположение элементов матриц в экране на фиг.18.

Частота дискретизации видеосигналов в первом радиопередающем устройстве составляет f_д=960 × 30 Гц × 640=18,432 МГц. Первое радиопередающее устройство /фиг.1/ расположено в системном блоке ПК и включает формирователь 1 кодов, синтезатор 2 частот, первый самоходный распределитель 3 импульсов [4 с.269, 274], второй самоходный распределитель 4 импульсов /СРИ/ и передатчик 5 радиосигналов из одного канала и включает последовательно соединенные усилитель 6 несущей частоты, амплитудный модулятор 7 и выходной усилитель 8 и включает вновь введенные первый 9, второй 10, третий 11 кодеры. Амплитудный модулятор 7 состоит из последовательно соединенных кольцевого модулятора и полосового фильтра [2 с. 234], отфильтровывающего одну из боковых частот в спектре амплитудно-модулированного сигнала /фиг.5/. При формировании цифрового изображения всегда будут последовательно идущие коды, равные по величине, и чем выше частота дискретизации /18,432 МГц/, тем равных кодов будет больше: цифровые потоки за счет равных по величине кодов можно сжать. Последовательность кодов, равных по величине, здесь представляется двумя кодами: первым является код первый в последовательности равных кодов, вторым кодом является код, значение которого означает число равных кодов в последовательности без первого. Сжатие потока кодов каждого цветового сигнала выполняется отдельно своим кодером 9, 10, 11. Наименьший общий коэффициент сжатия в каждом кодере принимается 4. При сжатии потока кодов в четыре раза частота дискретизации на выходе кодера составляет

Кодеры идентичны, каждый содержит /фиг.3/ последовательно соединенные ключ 12; первый восьмиразрядный регистр 13, второй восьмиразрядный регистр 14, схему сравнения /компаратор/ 15, счетчик 16 импульсов и дешифратор 17, последовательно соединенные блок 18 элементов задержек из восьми элементов, блок 19 ключей из восьми ключей и буферный накопитель 20 кодов кадра, объем которого 153600 девятиразрядных кодов

Информационным входом является сигнальный вход ключа 12, подключенный к соответствующему выходу /1-3/ кодов видеоинформации в видеоадаптере ПК /фиг.1/. Выходами кодера являются первый-девятый выходы буферного накопителя 20 кодов кадра. Управляющими входами являются: первым - управляющий вход /U_от/ ключа 12, подключенный к входу первого СРИ 3 /фиг.1/, вторым - управляющий вход /U_выд/ первого регистра 13, подключенный к соответствующему управляющему выходу импульсов дискретизации кодов 18,432 МГц в видеоадаптере ПК /фиг.1/, третьим - управляющий вход /U_выд/ буферного накопителя 20 кодов кадра, подключенный к выходу 3 блока 2 /фиг.1/. Формирователь 1 кодов /фиг.4/ включает два идентичных канала. Первый канал включает последовательно соединенные первый блок 21 элементов И, которых 14 штук, первый 22, второй 23 элементы ИЛИ и первый выходной ключ 24, и первый СРИ 25, второй канал включает второй блок 26 элементов И, которых 14 штук, первый 27, второй 28 элементы ИЛИ и второй выходной ключ 29, и второй СРИ 30 и включает первый ключ 31, второй ключ 32. Информационными входами блока 1 являются: первым - первые входы 14 элементов И блока 21, подключенные к первому-девятому выходам кодера 9 и к первому-четвертому выходам кодера 10, вторым - первые входы 14 элементов И блока 26, подключенные к пятому-девятому выходам кодера 10 и к первому-девятому выходам кодера 11, третьим - сигнальный вход первого ключа 31, подключенный к выходу СРИ 3, четвертым - второй вход элемента ИЛИ 28, подключенный к выходу СРИ 4. Выходом блока 1 являются объединенные выходы выходных ключей 24, 29. Управляющими входами являются: первым - управляющий вход /U_З/ второго ключа 32, подключенный к входу СРИ 3 /фиг.1/ 28,8 кГц, вторым - объединенные сигнальные входы выходных ключей 24, 29, подключенные к первому выходу /64,512 МГц/ блока 2, третьим - сигнальный вход второго ключа 32, подключенный к третьему выходу 4,608 МГц блока 2, четвертым - управляющий вход U_З первого ключа 31, подключенный к входу СРИ 4 /фиг.1/ 30 Гц. Вторые входы элементов И блока 21 подключены к соответствующим 1-14 выходам СРИ 25, вторые входы элементов И блока 26 подключены к соответствующим 1-14 выходам СРИ 30. Вход синтезатора 2 частот подключен к соответствующему выходу тактового генератора ПК. Выход первого ключа 31 подключен к второму входу второго элемента ИЛИ 23 /фиг.4/, и выход второго ключа 32 подключен параллельно к входам СРИ 25, 30. Первое радиоприемное устройство /фиг.6/ расположено в корпусе цифрового монитора 56 и включает блок 33 выбора канала передачи, один канал приема радиосигналов, канал видеосигнала R, канал видеосигнала G, канал видеосигнала В и канал формирования управляющих сигналов. Канал приема радиосигналов включает последовательно соединенные блок 34 приема радиосигналов, усилитель 35 радиочастоты и двухполярный амплитудный детектор 36. Канал видеосигнала R включает последовательно соединенные первый формирователь 37 импульсов, введенный вновь первый приемный регистр 39 из 14 разрядов, декодер 40, блок 41 удвоения отсчетов, накопитель 42 кодов R кадра и блок 43 импульсных усилителей. Канал видеосигнала G включает последовательно соединенные декодер 44, блок 45 удвоения отсчетов, накопитель 46 кодов G кадра и блок 47 импульсных усилителей. Канал видеосигнала В включает последовательно соединенные второй формирователь 38 импульсов, введенный вновь второй приемный регистр 48 из 14 разрядов, декодер 49, блок 50 удвоения отсчетов, накопитель 51 кодов В кадра и блок 52 импульсных усилителей. Канал формирования управляющих сигналов включает последовательно соединенные блок 53 выделения строчных синхроимпульсов /ССИ/ и синтезатор 55 частот и блок 54 выделения кадровых синхроимпульсов /КСИ/, Декодеры 40, 44, 49 идентичны, каждый включает /фиг.8/ последовательно соединенные первый девятиразрядный регистр 57, накопитель 58 кодов кадра емкостью 154600 девятиразрядных кодов /160отсч. × 960 строк/, второй девятиразрядный регистр 59, первый блок 60 ключей из восьми ключей и третий восьмиразрядный регистр 61, последовательно соединенные второй блок 62 ключей из восьми ключей, восьмиразрядный вычитающий счетчик 63 импульсов и дешифратор 64, первый 65, второй 66, третий 67 и четвертый 68 ключи.

Информационным входом декодера являются первый-девятый входы первого регистра 57, выходом являются первый-восьмой выходы третьего регистра 61. Управляющими входами являются: первым - объединенные управляющий вход регистра 57 и сигнальный вход /4,608 МГц/ третьего ключа 67, вторым - объединенные сигнальные входы /18,432 МГц/ ключей 65, 66, 68. Выход девятого разряда второго регистра 59 подключен параллельно к первому управляющему /U_от/ входу второго ключа 66, к вторым управляющим U_з входам ключей 65, 67, 68 и к первому управляющему входу второго блока ключей 62, и второму управляющему входу U_З первого блока 60 ключей. Выход первого ключа 65 подключен к первому управляющему входу U_{выд 1} третьего регистра 61, второй управляющий вход которого U_{выд 2} подключен к выходу второго ключа 66, к которому подключен и счетный вход U_сч вычитающего счетчика 63 импульсов, выход дешифратора 64 подключен параллельно к первому управляющему входу U_от первого блока 60 ключей, к второму управляющему входу U_от второго блока ключей 62, к первым управляющим входам ключей 65, 67, 68 и к второму управляющему входу U_З второго ключа 66. Выход третьего ключа 67 подключен к управляющему входу U_выд накопителя 58 кодов кадра, выход ключа 68 подключен к управляющему входу U_выд второго регистра 59. Блоки 41, 45, 50 удвоения отсчетов идентичны /фиг.9/, каждый включает триггер 69, первый 70, второй 71 блоки ключей /каждый из восьми ключей/, первый 72, второй 73, третий 74 и четвертый 75 регистры, первый 76 и второй 77 блоки элементов задержек по восемь элементов в каждом, сумматор 78 и 16 диодов.

Информационными входами блока 41 являются поразрядно объединенные входы блоков 70, 71 ключей, управляющим входом является вход триггера 69 и вход U₀ сумматора 78, Выходом являются поразрядно объединенные 0-7 выходы сумматора 78 и 1-8 выходы блоков 76, 77 элементов задержек. Накопители 42, 46, 51 кодов кадра идентичны, каждый содержит /фиг.10/ блоки 79_1-960 регистров по числу строк в кадре. Информационными 1-8 входами накопителя кодов кадра являются поразрядно объединенные 1-8 входы всех 960 блоков 79 регистров. Выходами являются выходы всех блоков 79 регистров, которых всего 1280 × 8 × 960=9830400. Управляющими входами являются: первым - первый управляющий вход U_к /30 Гц/ первого блока 79₁ регистров /фиг.10/, вторым - объединенные вторые управляющие входы U_выд /28,8 кГц/ блоков 79 регистров, третьим объединенные третьи управляющие входы U_д /36,864 МГц/ блоков 79 регистров. Управляющий выход каждого предыдущего блока регистров является первым управляющим входом для каждого последующего блока 79 регистров. Управляющий выход последнего /960/ блока 79 регистров подключен параллельно к четвертым управляющим входам всех блоков 79 регистров. Блоки 79 регистров идентичны, каждый включает /фиг.11, 12/ первый 80 и второй 81 ключи, распределитель 82 импульсов и восемь регистров 83_1-8, каждый из которых включает по 1280 разрядов, по числу отсчетов в строке после удвоения их.

Информационными входами блока регистров являются поразрядно объединенные с первого по восьмой третьи входы разрядов восьми регистров 83. Выходами являются параллельные выходы всех разрядов 1280 восьми регистров 83, всего выходов с блока 79 регистров 10240 /1280 × 8/. Выходы 960 блоков регистров являются выходами каждого накопителя 42, 46, 51 и составляют 9830400 /10240 × 960/. Управляющими входами блока 79 являются: первым - первый управляющий вход U_от первого ключа 80, вторым - сигнальный вход U_выд /28,8 кГц/ второго ключа 81, третьим - сигнальный вход U_д /36,864 МГц/ первого ключа 80, четвертым - первый управляющий вход U_от второго ключа 81. Выход первого ключа 80 подключен к входу распределителя 82 импульсов, выходы которого последовательно, начиная с первого, подключены к первым /тактовым/ входам разрядов параллельно восьми регистрам 83. Последний выход /1280/ блока 82 подключен к второму управляющему входу U_З ключа 80 и является управляющим выходом к входу первого ключа 80 в следующем в блоке 79 регистров. Выход второго ключа подключен параллельно к вторым входам разрядам восьми регистров 83 и к второму управляющему входу U_з своего ключа 81, прошедший один импульс U_выд закрывает ключ 81. Выходы накопителей 42, 46, 51 кодов кадра подключены /фиг.6/ к информационным входам своих блоков 43, 47, 52 импульсных усилителей, каждый из которых содержит импульсные усилители по числу выходов с накопителя 42 /46, 51/ кодов кадра 9830400 /1280 × 8 × 960/. Выходы трех блоков 43, 47, 52 импульсных усилителей подключены 29491200 /9830400 × 3/ к стольким же входам плоскопанельного экрана в мониторе 56. Плоскопанельный экран представляет собой набор элементов матриц по числу разрешения кадра 1280 × 960 /1228800 пикселей/. Общий вид элемента матрицы показан на фиг.15. Элемент матрицы содержит /фиг.16/ микросветодиод 87 белого свечения и соответствующей формы /фиг.15/, непрозрачный корпус 88, в котором расположены три идентичные по составу излучающие ячейки: первая 89 излучает красный цвет R, вторая ячейка 90 излучает зеленый цвет G, третья ячейка 91 излучает синий цветов. Каждая излучающая ячейка /фиг.16, 17/ включает последовательно расположенные соответствующий цветной светофильтр 92 и первую микролинзу 93, последовательно расположенные друг за другом и по оптической оси микролинзы 93 с первого по восьмой нейтральные микросветофильтры 94_1-8, каждый микросветофильтр с соответствующим коэффициентом поглощения излучения в порядке принципа двоичного кода: первый 94₁ с коэффициентом поглощения излучения 0,5 /старший разряд кода/, второй 94₂ - 0,25, третий 94₃ - 0,125 …, восьмой 94₈ - 0,0039, включает с первого по восьмой микропьезоэлементы 95_1-8 и выходную микролинзу 96. Нейтральные микросветофильтры 94 каждый площадью ≈20×20 мкм имеют коэффициенты поглощения соответственно веса своего разряда и сведены в таблицу.

Номер разряда кода Вес разряда кода Коэффициенты поглощения излучения 1 старший 2⁷ /128/ 0,5 /1/2/ 2 2⁶ /64/ 0,25 /1/4/ 3 2⁵ /32/ 0,125 /1/8/ 4 2⁴ /16/ 0,0625 /1/16/ 5 2³ /8/ 0,03125 /1/32/ 6 2² /4/ 0,015625 /1/64/ 7 2¹ /2/ 0,0078125 /1/128/ 8 2⁰ /1/ 0,0039 /1/255/

Стенки корпуса 88 имеют светопоглощающее покрытие. Излучение мисветодиода 87 /фиг.16/ направляется на цветной светофильтр 92 трех излучающих ячеек, после которых излучение собирается своей микролинзой 93 и направляется на нейтральные микросветофильтры 94. Принцип работы ячеек основан на том, что каждый последовательно расположенный микросветофильтр ослабляет излучение соответственно своему коэффициенту поглощения, значения которых соответствуют принципу двоичного кода. В отсутствие управляющих сигналов на входах микропьезоэлементов 95 микросветофильтры перекрывают поток излучения до уровня ниже предела чуствительности зрения человека. Один торец каждого микропьезоэлемента 95 закреплен в стенке корпуса 88, вторые свободные их торцы соответствующим образом /фиг.17/ соединены с нейтральными микросветофильтрами 94. При поступлении на микропьезоэлемент управляющего сигнала /сигнал единицы кода/ с импульсного усилителя блока 43 /47, 52/ свободный торец его производит изгиб и поворачивает нейтральный микросветофильтр на угол 90°, поток излучения проходит без ослабления. В качестве микропьезоэлементов 95_1-8 применяются трубчатые пьезоэлементы [3, с. 27]. Пси изгибе свободный торец микропьезоэлемента 95 переводит свой нейтральный микросветофильтр 94 в открытое положение, не препятствующее проходу излучения на следующий микросветофильтр. На фиг.17 приведен момент преобразования кода 10110110 в яркость излучения ячейкой. Каждая излучающая ячейка выполняет преобразование "код - яркость излучения" с частотой поступления на управляющие входы микропьезоэлементов сигналов единиц кодов, которые поступают в параллельном виде. Исполняющий элемент - нейтральный микросветофильтр 94 выполняет свои функции не только при точном повороте на 90°, но и при погрешности поворота на ±10°, что обеспечивает четкую и длительную работу излучающих ячеек по точной цветопередаче на длительный срок эксплуатации. Предложенная форма корпуса /фиг.15/ элемента матрицы будет удобна при сборке всей матрицы экрана, каждый элемент может изготавливаться индивидуально, а экраны разных разрешений кадра просто набираются из готовых элементов матриц. Размеры элементов матриц с применением микротехнологии будут меньше размеров триад ЖК-ячеек в современных ЖК-экранах. Блок 53 выделения строчных синхроимпульсов /ССИ/ и блок 54 выделения кадровых синхроимпульсов /КСИ/ идентичны, каждый включает /фиг.13/ четырехразрядный счетчик 84 импульсов, дешифратор 85, элемент НЕ 86, первый Д1 и второй Д2 диоды. Информационным входом блока является счетный вход счетчика 84 импульсов, управляющим входом является вход первого диода Д1, выход которого подключен к управляющему входу U₀ счетчика 84 импульсов. Выходом является выход дешифратора 85, который также через диод Д2 подключен к выходу элемента НЕ 86, а вместе они подключены к управляющему входу счетчика 84 импульсов после диода Д1. Код ССИ является 14-разрядным кодом из одних единиц и поступает с выхода блока 37 на счетный вход блока 53, управляющий вход блока 53 подключен к выходу второго формирователя 38 импульсов. Код КСИ также является 14-разрядным кодом из одних единиц и поступает с выхода формирователя 38 импульсов на счетный вход счетчика импульсов 84 блока 54, управляющий вход блока 54 подключен к выходу первого формирователя 37 импульсов.

Работа блоков 53, 54, фиг.13.

С поступлением кода ССИ на счетный вход счетчика 84 импульсов он ведет счет четырнадцати импульсов подряд, Формируется код 1110, на выходах 1, 2, 3 разрядов счетчика 84 появляются сигналы, которые дешифрируются дешифратором 85, и на выходе блока 53 появляется импульс ССИ. В момент поступления кода ССИ на вход счетчика 84 с выхода блока 38 /фиг.6/ импульсов другого кода нет, это обеспечивает ключ 31 в блоке 1 формирователя кодов /фиг.4/, ключ 31 в момент поступления кода ССИ закрыт. Начиная со второго кода строки, с блока 38 пойдут коды и на управляющий вход U₀ счетчика 84 и с приходом каждой единицы кода счетчик 84 будет обнуляться.

Параллельно на счетный вход также, начиная со второго кода строки, пойдут коды с блока 37, в которых всегда есть и единицы и нули, а по каждому нулю элемент НЕ 86 выдает сигнал, который тоже обнуляет счетчик 84 импульсов. В добавление при выходе ССИ с выхода дешифратора 85 он через диод Д2 поступает и на управляющий вход счетчика 84 и тоже обнуляет его. Таким образом, схема блоков 53, 54 исключает появление на выходе ложного сигнала ССИ /КСИ/. При поступлении кода КСИ на счетный вход блока 54 на его управляющий вход с выхода блока 37 импульсы не идут, это обеспечивает ключ 32 в блоке 1 /фиг.4/, работа блока 54 аналогична работе блока 53. На передающей стороне кодируются 960 строк с 640 отсчетами в каждой. Частота строк f_c=960×30 Гц=28,8 кГц. Частота следования разрядов в коде /тактовая частота/, как и в прототипе: f_т=18,432 МГц × 8_разр=147,456 МГц.

Разряды кодов видеосигналов R, G₁, В с тактовой частотой раздельно поступают с 1-3 информационных выходов видеоадаптера ПК /фиг.1/ на информационные входы кодеров 9, 10, 11. С управляющих выходов 1 и 3 видеоадаптера ПК на первый и второй управляющие входы кодеров поступают синхроимпульсы строк /ССИ/ 28,8 кГц и частота дискретизации кодов 18,432 МГц. С соответствующих выходов видеоадаптера ПК/1 и 2 выходы на фиг.1 /в качестве сигналов запуска U_п на входы самоходных распределителей 3 и 4 импульсов [4, с.269, 274] поступают строчный ССИ и кадровый КСИ синхроимпульсы. СРИ 3 /фиг.1/ с приходом сигнала U_п выдает 14-разрядный последовательный код ССИ из одних единиц на третий информационный вход формирователя 1 кодов /фиг.1, 4/. СРИ 4 с приходом сигнала U_п выдает 14-разрядный последовательный код КСИ из одних единиц на четвертый информационный входа блока 1. Вход синтезатора 2 частот подключен к соответствующему выходу тактового генератора ПК и выдает с первого выхода синусоидальные колебания 64,512 МГц на второй вход блока 1, со второго выхода выдает несущую частоту 967,68 МГц в передатчик радиосигналов /фиг.1/, с третьего выхода частоту 4,608 МГц дискретизации кодов в сжатом потоке на третьи управляющие входы кодеров 9, 10, 11 и на третий управляющий вход блока 1 /фиг.1/ на сигнальный вход ключа 32 /фиг.4/.

Работа кодеров, фиг.3.

Восьмиразрядные последовательные коды цветового сигнала с тактовой частотой разрядов 147,456 МГц с выхода видеоадаптера ПК поступают на информационный вход кодера, а в нем на сигнальный вход ключа 12, открываемый на длительность строки синхроимпульсом ССИ с видеоадаптера ПК. Сигналы разрядов последовательного кода проходят ключ 12, заполняют первый восьмиразрядный регистр 13, где код принимает параллельный вид, в котором и используется кодером. С регистра 13 параллельный код выдается импульсом 18,432 МГц на первый-восьмой входы во второй регистр 14, на первые входы схемы сравнения 15 и 1-8 входы блока 18 элементов задержек. Исходное состояние ключей в блоке 19 открытое. Код в блоке 18 задерживается на время срабатывания 18 нc схемы сравнения и поступает через ключи блока 19 на первый-восьмой входы буферного накопителя 20 кодов кадра емкостью 153600 девятиразрядных кодов /160_отсч×960/. Схема сравнения 15 выполняет сравнение по величине каждого предыдущего и последующего кодов для выявления равенства кодов или неравенства. При следовании неравных кодов они проходят через блок 18, открытые ключи блока 19 и поступают на 1-8 входы буферного накопителя 20 кодов. Выдача кодов из блока 20 выполняется сигналами

При коэффициенте сжатия выше 4 эта частота выдачи будет тем более удовлетворять. Схема 15 сравнения выполняет сравнение кодов по величине и представлена двумя микросхемами 530СП1 с временем сравнения /срабатывания/ 18 нc [5, с. 279]. При неравенстве кодов А>В появляется сигнал на выходе 2 блока 15 /в микросхеме выход 5 [с. 272, рис. 2,190], при равенстве кодов А=В появляется сигнал с выхода 1 /в микросхеме вых.7/. При равенстве кодов сигнал с выхода 1 блока 15 закрывает ключи в блоке 19, поступает счетным импульсом в счетчик 16 импульсов и как сигнал U_выд на первый управляющий вход регистра 14. Счетчик 16 ведет счет импульсов с выхода 1 блока 15 пока идут коды, равные по величине. Счетчик 16 восьмиразрядный, максимальный код в нем 11111111 /255/, отсюда максимальный коэффициент сжатия может доходить до 255, диапазон сжатия потока кодов от 1 до 255. Счетчик из микросхем К531ИЕ160 с временем срабатывания 8 нс [5, с.428]. При появлении неравных кодов /А>В, А<В/ со схемы 15 следуют сигналы с выходов 2 или 3, которые объединены, сигнал с них используется для выдачи кода числа равных кодов из счетчика 16 через диоды на 1-8 входы блока 20 и для заполнения в блоке 20 девятого разряда, с которого этот сигнал используется для опознания по нему кода числа равных кодов при декодировании /на приемной стороне/. Этот же сигнал открывает ключи в блоке 19 и обнуляет регистр 14 вход 2 U₀. Выданный перед этим с блока 20 код является первым кодом последовательности, на диаграмме 1 фиг.3 они помечены крестиками. Коды, равные по величине и подсчитанные счетчиком 16, исключаются из потока - диаграмма 3 фиг.3, за их счет и идет сжатие. Емкость буферного накопителя 20 кодов соответствует числу 9-разрядных кодов в кадре /160×960/ для обеспечения темпа следования с выхода кодера кодов с частотой 4,608 МГц. При следовании подряд кодов, равных по величине, более 255 штук, в работу вступает дешифратор 17. При коде 11111111 дешифратор 17 выдает сигнал, который одновременно открывает U_от ключи в блоке 19, обнуляет регистр 14, сигналом U_выд выдает код из счетчика 16 /вход 1/ и обнуляет счетчик /вход 2/, а в девятый разряд блока 20 поступает сигнал для опознания кода числа равных кодов. Пропускная способность кодера определяется временем срабатывания схемы сравнения 15, которая обеспечивает до 40 Мбайт/с и удовлетворяет требуемому поступающему в кодер потоку 18,432 Мбайт/с. С выходов кодеров 9, 10, 11 коды в параллельном виде поступают на первый и второй информационные входы формирователя 1 кодов, который /фиг.4/ первым кодом в строке выдает код ССИ, из сжатого потока кодов формирует и выдает со второго по 160 коды сигналов основных цветов R, G. В /фиг.2/. Код КСИ является первым кодом только в первой строке каждого кадра, причем, когда идет код КСИ, не идет код ССИ. Код ССИ является в каждой строке первым, начиная со второй строки, при этом не идет код КСИ /фиг.2/. Сигналы 1-9 разрядов кода R и сигналы 1-4 разрядов кода G представляются на выходе блока 1 положительными полусинусоидами моночастоты 64,512 МГц, сигналы 1-9 разрядов в кодах В и сигналы в 5-9 разрядах кода G единицы представляется отрицательными полусинусоидами той же частоты 64,512 МГц.

Работа формирователя 1 кодов, фиг.4.

Временные диаграммы работы блока 1 проиллюстрированы на фиг.14. Блок 1 преобразует параллельные коды в последовательные и заменяет в них представление единиц с импульсов на положительные и отрицательные полусинусоиды. На первый информационный вход в блок 21 поступают сигналы 1-9 разрядов кода R и сигналы 1-4 разрядов кода G, на второй информационный вход в блок 26 поступают сигналы 5-9 разрядов кода G и сигналы 1-9 разрядов кода В, на третий информационный вход /сигнальный вход ключа 31/ поступают сигналы 1-14 разрядов сигнала ССИ, на четвертый информационный вход поступают сигналы 1-14 разрядов сигнала КСИ, при этом передний фронт сигнала КСИ с видеоадаптера ПК закрывает ключ 31, который не пропускает сигналы кода ССИ, а задний фронт КСИ открывает ключ 31, коды ССИ, начиная со второй строки, проходят через ключ 31. На вторые входы элементов И блоков 21, 26 поступают последовательно четырнадцать импульсов с выходов СРИ 25, 30, сигнал U_п на которые поступает с блока 2_вых. /4,608 МГц/. Первые коды всех строк не проходят на вход выходного ключа 24, так как синхроимпульс строки ССИ передним фронтом закрывает ключ 32, и СРИ 25, 30 не запускаются. Открывается ключ 32 задним фронтом импульса ССИ. С выходов блоков 21, 26 импульсы кодов последовательно поступают через элементы ИЛИ 22, 23 и 27, 28 на управляющие входы выходных ключей 24, 29 соответственно и открывают их на время своей длительности Выходной ключ 24 в открытом состоянии пропускает одну положительную полусинусоиду моночастоты 64,512 МГц на выход, выходной ключ 29 в открытом состоянии пропускает на выход одну отрицательную полусинусоиду той же частоты. Выходы ключей объединены и являются выходом блока 1, выходной сигнал с него представляется полными или неполными синусоидами моночастоты 64,512 МГц со стабильностью 10^-7, который является модулирующим сигналом для несущей частоты 967,68 МГц в амплитудном модуляторе 7 передатчика 5 радиосигналов. Сигналы разрядов кода ССИ представляются на выходе блока 1 четырнадцатью положительными полусинусоидами, сигналы разрядов кода КСИ представляются на выходе блока 1 четырнадцатью отрицательными полусинусоидами. Когда идет код ССИ, нет кода КСИ, и, наоборот, при коде КСИ нет кода ССИ. В амплитудном модуляторе 7 подавляется несущая частота 967,68 МГц /64,512×15/, в выходной усилитель 8 выдается верхняя боковая частота 1032,192 МГц /967,68+64,512/ с информацией кодов видеосигналов и занимает при стабильности несущей 10^-7 в эфире полосу ±103 Гц или 206 Гц. Радиосигналы на приемной стороне /фиг.6/ принимаются блоком 34, являющимся селектором каналов с электронной настройкой. Блок 34 включает входную цепь, усилитель радиочастоты и смеситель. Радиочастотный сигнал через петлю связи поступает на смеситель, на второй вход которого с синтезатора 55 частот выход 5 подается на третий вход блока 34 частота, равная несущей частоте передатчика 5, необходимая для детектирования однополосного сигнала [6, с. 146]. Сигнал со смесителя, являющийся выходным сигналов блока 34, поступает на вход усилителя 35 радиочастоты, где усиливается до необходимой величины и поступает на вход двухполярного амплитудного детектора 36, выполненного по схеме на фиг.7. Диод Д1 выделяет положительную огибающую модулирующего сигнала /диаграмма 9, фиг.14/. Диод Д2 из модулирующей выделяет огибающие положительные полусинусоиды /диаграмма 10/ - символы единиц кодов R и 1-4 разрядов кодов G. Диод Д3 из модулирующей выделяет огибающие отрицательных полусинусоид /диаграмма 11/ - символы единиц кодов В и 5-9 разрядов кодов G. С первого выхода блока 36 продетектированные положительные полусинусоиды частоты 64,512 МГц поступают на вход формирователя 37 импульсов, со второго выхода блока 36 продетектированные отрицательные полусинусоиды 64,512 МГц поступают на вход второго формирователя 38 импульсов.

Формирователи 37, 38 импульсов выполнены по схеме несимметричного триггера с эмиттерной связью [7, с.209], формирующего прямоугольные импульсы из гармонически изменяющихся сигналов. Импульсы с формирователей импульсов имеют одну полярность и длительность, равную длительности импульсов в кодах на передающей стороне. Единицы в кодах опять представляются импульсами, нули - их отсутствием. Порядок работы радиоприемного устройства определяется сигналами управления с канала формирования управляющих сигналов. Задающая роль принадлежит блоку 53 выделения ССИ. По синхроимпульсам строки ССИ производится точная подстройка частоты в синтезаторе 55 частот. Синтезатор 55 частот выдает с первого выхода импульсы дискретизации 18,432 МГц кодов, со второго выхода тактовые импульсы 147,456 МГц, с третьего импульсы двойной частоты дискретизации 36,864 МГц, с четвертого импульсы 4,608 МГц дискретизации кодов в сжатых потоках, с пятого выхода - синусоидальные колебания несущей частоты на третий вход блока 34. Вторые входы блока 65 подключены к второй группе выходов блока 33, сигнал с которого определяет частоту, выдаваемую с блока 55 на третий вход блока 34. С формирователя 37 импульсов 14-разрядные суммарные коды поступают на информационный вход первого /G, R/ приемного регистра 39, со второго формирователя 38 импульсов 14-разрядные суммарные коды /G, В/ поступают на информационный вход второго приемного регистра 48. Приемный регистр 39 14-разрядный и принимает 1-9 разряды кода R, а в 10-13 разряды принимает 1-4 разряды кода G. Приемный регистр 48 также 14-разрядный и принимает в 1-9 разряды девятиразрядные коды В, а в 10-14 разряды принимает 5-9 разряды кода G. С приемных регистров 39, 48 девятиразрядные коды R, G, В выдаются сигналом U_выд 4,608 МГц в декодеры 40, 44, 49 соответственно.

Работа декодеров, фиг.8.

Коды в параллельном виде поступают в первый регистр 57, с которого выдаются с частотой 4,608 МГц /с четвертого выхода блока 55/ в накопитель 58 кодов кадра, из которого коды выдаются сигналами с ключа 67. При закрытом состоянии ключа накопитель 58 кодов кадра накапливает коды кадра. Исходное состояние ключей в блоке 62 закрытое, в блоке 60 открытое, ключей 65, 67, 68 открытое, ключа 66 закрытое. В первые-восьмые разряды второго регистра 59 поступают информационные сигналы 1-8 разрядов кода, а при наличии в девятом разряде сигнала опознания кода числа равных кодов он поступает в девятый разряд регистра 59.

С регистра 59 код выдается сигналом с ключа 68 уже с частотой 18,432 МГц. Пока в регистр 59 поступают коды без сигнала опознания в девятом разряде они поступают через открытые ключи блока 60 в третий регистр 61, а с него выдаются сигналом U_{выд 1} с ключа 65 на выход декодера 40. Сигнал U_{выд 1} при выдаче кода и обнуляет разряды регистра 61. При поступлении в регистр 59 кода с сигналом опознания в девятом разряде сигнал с девятого разряда регистра 59 закрывает ключи в блоке 60, открывает ключи в блоке 62, закрывает ключи 65, 67, 68 и открывает ключ 66, выдача кодов с накопителя 58 и с регистра 59 прерывается, а накопитель 58 кодов кадра производит накопление кодов кадра, так как в него продолжают поступать коды. Код числа равных кодов через открытые ключи блока 62 поступает в вычитающий счетчик 63 импульсов, на счетный вход которого с ключа 66 поступают импульсы 18,432 МГц. Импульс с ключа 66 поступает сигналом U_{выд 2} на второй управляющий вход регистра 61 и выдает содержащийся в нем код, но при этом не обнуляет разряды регистра 61. Поэтому пока идет работа счетчика 63, на вычитание из регистра 61 выдается один и тот же код, эти коды были изъяты при сжатии потока в кодере на передающей стороне. С выхода регистра 61 идет восстановленный на 100% поток кодов, С регистра 61 идут только восьмиразрядные коды с дискретизацией 18,432 МГц в блок 41. По окончании вычитания в счетчике 63 в дешифратор 64 поступает код из нулей. С выхода дешифратора 64 сигнал параллельно закрывает ключи в блоке 62, открывает ключи в блоке 60 /вход 1/ и ключи 65, 67, 68. С накопителя 58 опять выдаются коды в регистр 59, с него через ключи блока 60 в регистр 61, процессы повторяются. Пропускная способность декодера определяется временем срабатывания 10,5 нс счетчика 63, который из микросхем 100ИЕ137 [5, с.428], плюс время срабатывания дешифратора 64 6 нс /микросхема 100ИД161 [5, с.433]/. Скорость восстановления потока кодов до 50 Мбайт/с. Восстановленный поток кодов с частотой 18,432 МГц и числом отсчетов в строке 640 /160×4/ поступает на вход блока 41 /45, 50/ удвоения отсчетов /640×2/. Удвоение отсчетов выполняется получением промежуточных /средних/ кодов между каждым прошедшим и следующим за ним кодов. Восстановленный поток кодов с частотой 18,432 МГц и числом отсчетов 640 в строке поступает на вход блока 41 удвоения отсчетов /фиг.9/. В блоках 41, 45, 50 выполняются сложение кодов и деление кода суммы на два, причем деление выполняется без временных затрат: отбрасыванием младшего разряда в коде /как при делении десятичного кода на десять/. Отбрасывание младшего разряда в коде суммы выполняется соответствующим подключением выходов сумматора 78 и выходов блоков 76, 77 элементов задержек /фиг.9/:

Разряд 0 означает перенос в старший разряд при сумме кодов в сумматоре 78. Удвоение отсчетов в строке сокращает период следования кодов в два раза, равный 27 нс , с выхода блока 41 коды идут с частотой 36,864 МГц. Время процесса сложение в сумматоре 78 принимается 27 нс, выполняется микросхемами К555ИМ6 [5, с.258]. После включения питания в регистрах 72-75 нули. С приходом первого импульса 18,432 МГц в триггер 69 /фиг.9/ с его первого выхода сигнал U_{выд 1} одновременно выдает "код 0" с регистра 73 на первые входы сумматора 78, из регистра 74 "код 0" в блок 77 и через диоды на вторые входы сумматора 78, сигналы выдачи и обнуляют регистры, открывает ключи в блоке 70 на время прохода кода через его ключи, регистры 72, 73 заполняются кодом "код 1". В сумматоре идет сложение "код 0+код 0", по окончании которого /27 нс/ код суммы из сумматора идет на выход, при этом делится на два

Блоки 76, 77 выполняют задержку кодов на 54 нс, причем первая половина времени задержки 27 нс приходится на процесс сложения, а через вторые 27 нс с блоков 76, 77 поступивший код идет на выход блока 41 /45, 50/. С приходом второго импульса 18,432 МГц на вход триггера 69 он обнуляет сумматор 78, с блока 77 задержек на выход идет код №2 "код 0", а сигнал со второго выхода триггера U_{выд 2} одновременно выдает из регистра 72 "код 1" в блок 76 задержек и через диоды в сумматор 78, с регистра 75 "код 0" на вторые входы сумматора, открывает ключи в блоке 71, регистры 74, 75 заполняются кодом "код 2". В сумматоре 78 идет сложение "код 0+код 1", по окончании которого код суммы идет на выход с делением на два

С приходом третьего импульса в триггер 69 он обнуляет сумматор 78, с блока 76 на выход идет код №4 "код 1", а сигнал U_{выд 3} с первого выхода триггера одновременно выдает с блока 73 "код 1" в сумматор, из регистра 74 "код 2" в блок 77 и через диоды в сумматор 78, открывает ключи в блоке 70, регистры 72, 73 заполняются кодом "код 3". В сумматоре идет сложение "код 1+код 2", код суммы с делением на два идет на выход

С приходом четвертого импульса в триггер 69 он обнуляет сумматор 78, с блока 77 на выход идет код №6 "код 2", а сигнал U_{выд 4} со второго выхода триггера 69 одновременно выдает с регистра 72 "код 3" в блок 76 задержек и через диоды в сумматор 78, с регистра 75 "код 2" в сумматор, открывает ключи в блоке 71, регистры 74, 75 заполняются кодом "код 4". В сумматоре идет сложение "код 2+код 3", код суммы с делением на два идет на выход

С приходом пятого импульса в триггер 69 он обнуляет сумматор, с блока 76 задержек идет на выход код №8 "код 3", а сигнал U_{выд 5} с первого выхода триггера одновременно выдает с регистра 73 "код 3" в сумматор, с регистра 74 код "код 4" в блок 77 задержек и через диоды в сумматор 78, открывает ключи в блоке 70, регистры 72, 73 заполняются кодом "код 5". Идет сложение в сумматоре "код 3+код 4", код суммы с делением на два идет на выход

С приходом шестого и последующих импульсов в триггер 69 процессы повторяются. Выходы 0-7 сумматора 78 и выходы 1-8 блоков 76, 77 поразрядно объединены и являются 1-8 выходами блока 41 /45, 50/. Коды в параллельном виде с частотой 36,864 МГц поступают на информационные входы 1-8 своих накопителей 42, 46, 51 кодов кадра.

Работа накопителей кодов кадра, фиг.10, 11, 12.

Сигналы в блок 42 поступают на третьи входы разрядов восьми регистров 83. Заполнение регистров кодами строки начинается с открытием сигналом U_к /30 Гц/ первого ключа 80 в первом блоке 79₁ регистров /фиг.10/. Ключ 80 пропускает импульсы U_д 36,864 МГц на вход распределителя 82 импульсов, тактовые импульсы с которого последовательно поступают на первые /тактовые/ входы разрядов восьми регистров 83. По заполнении регистров 83 с последнего /1280/ выхода блока 82 сигнал U_з закрывает ключ 80 и управляющим сигналом открывает ключ 80 в следующем блоке 79₂ регистров, регистры 83 которого заполняются кодами второй строки. За период кадра /33,3 мс/ последовательно кодами строк заполняются регистры 83 всех блоков 79_1-960 /фиг.10/. С последнего блока 79₉₆₀ выходной управляющий сигнал поступает параллельно на четвертые управляющие входы всех блоков 79 регистров и открывает в них вторые ключи 81, которые пропускают по одному сигналу U_выд, которые синхронно выдают из всех блоков 79_1-960 регистров все коды кадра в блоки 43, 47, 52 импульсных усилителей, каждый из которых содержит импульсных усилителей по числу выходных сигналов 9830400 /1280×8×960/ с накопителя 42 /46, 51/ кодов кадра. Выходы трех блоков 43, 47, 52 импульсных усилителей подключены к стольким же входам 29491200 /9830400×3/ плоскопанельного экрана 56 монитора ПК. Такое число соединений предопределяет исполнение трех накопителей 42, 46, 51 кодов кадра и трех блоков 43, 47, 52 импульсных усилителей на тыльной стороне экрана в мониторе 56 в единой и неразборной конструкции, зато обслуживающие электронные устройства существующих мониторов не нужны.

Работа первого радиопередающего и приемного устройств.

С видеоадаптера ПК /фиг.1/ 8-разрядные коды видеосигналов R, G, В поступают на информационные входы 1-3 кодеров 9, 10, 11, с которых сжатые потоки кодов сигналов R, G, В поступают на первый и второй информационные входы формирователя 1 кодов, на третий и четвертый информационные входы которого поступают строчные и кадровые синхроимпульсы /ССИ, КСИ/. Формирователь 1 кодов преобразует параллельные коды в последовательные и заменяет в них символы единиц с импульсов на положительные и отрицательные полусинусоиды /фиг.2/. Выходные сигналы с блока 1 в виде полных и неполных синусоид моночастоты 64,512 МГц осуществляют амплитудную модуляцию несущей частоты 967,68 МГц. Информация кодов трех видеосигналов и синхроимпульсов ССИ, КСИ передается верхней боковой частотой 1032,192 МГц несущей. На приемной стороне в блоке 33 выбора канала передачи выполняются установка на прием блоком 34 верхней боковой частоты и установка синтезатора 55 частот на выдачу в блок 34 соответствующей несущей частоты. Двухполярный амплитудный детектор 36 выполняет детектирование радиосигналов и выдает с первого выхода положительные полусинусоиды единиц кодов R и 1-4 разрядов кодов G, со второго выхода выдает отрицательные полусинусоиды единиц кодов В и 5-9 разрядов кодов G. С первого формирователя 37 импульсов коды поступают в первый приемный регистр 39, со второго формирователя 38 импульсов коды поступают во второй приемный регистр 48. С первого-девятого разрядов приемного регистра 39 коды поступают в декодер 40 канала видеосигнала, с 10-13 разрядов этого же регистра сигналы поступают в первый-четвертый разряды первого регистра 57 декодера 44 канала видеосигнала G. С первого-девятого разрядов приемного регистра 48 коды сигнала В поступают в декодер 49 канала видеосигнала В, с 10-14 разрядов приемного регистра 48 сигналы 5-9 разрядов кодов G поступают в 5-9 разряды регистра декодера 44 канала видеосигнала G. Декодеры восстанавливают потоки кодов, блоки 41, 45, 50 выполняют удвоение отсчетов в строке с 640 в 1280, накопители 42, 46, 51 кодов кадра за первый период кадра сосредотачивают коды цветовых сигналов кадра и при последнем коде кадра все коды кадра выдаются синхронно и параллельно в свои импульсные усилители блоков 43, 47, 52, с которых импульсы соответствующей амплитуды и длительностью, равные длительности периода кадра, поступают на входы микропьезоэлементов 95 излучающих ячеек 89, 90, 91 /фиг.17/, выполняющих преобразование "код - яркость излучения". На экране воспроизводится видеорежим 1280×960×30 Гц. В сравнении с прототипом энергоемкость первого радиопередающего и радиоприемного устройств снижена в два раза, строчная и кадровая развертки отсутствуют, преобразование кодов видеосигналов непосредственно излучающими ячейками в яркость и цветовой тон пикселя дает максимально возможную достоверность в цветопередаче при воспроизведении видеоизображения.

Источники информации

1. Патент РФ №2300139 С1, кл. G06F 15/00, бюл. №15 от 27.05.07, прототип.

2. М.С.Шумилин. Радиопередающие устройства. М., 1981, с. 234-235.

3. А.Ф.Плонский, В.И.Теаро. Пьезоэлектроника. М., 1979, с.26, 27.

4. В.А.Ильин. Телеуправление и телеизмерение. М.: Энергоиздат, 1982, с.269, 274.

5. Цифровые интегральные микросхемы. Справочник. Минск, 1991, с. 272, 279, 258, 428, 433.

6. Радиосвязь, вещание и телевидение. Под ред. А.Д.Фортушенко. - М., 1981, с.146.

7. В.Ф.Баркан, В.К.Жданов. Усилительная и импульсная техника. М., 1981, с.209.

Изобретение относится к вычислительной технике и может быть использовано при изготовлении персональных компьютеров. Техническим результатом является снижение энергоемкости радиопередающего и приемного устройств, а также осуществление формирования изображения на экране монитора без строчной и кадровой разверток. Устройство содержит первое радиопередающее устройство, выполненное одноканальным, содержащее формирователь кодов, синтезатор частот, передатчик радиосигналов, распределители импульсов, три кодера, радиоприемное устройство, имеющее один канал приема радиосигналов, содержащее блок выбора канала передачи, канал приема радиосигналов, канал формирования управляющих сигналов, три канала видеосигнала R, G, В, содержащие приемный регистр, декодер, блок удвоения отсчетов, накопители кодов кадра, импульсные усилители. 18 ил., 1 табл.

Персональный компьютер, включающий первое радиопередающее устройство, расположенное в системном блоке персонального компьютера (ПК), и первое радиоприемное устройство, расположенное в корпусе цифрового монитора, первое радиопередающее устройство содержит последовательно соединенные формирователь кодов и передатчик радиосигналов, и синтезатор частот, вход которого подключен к соответствующему выходу тактового генератора ПК, а первый выход подключен к второму управляющему входу формирователя кодов, содержит первый и второй самоходные распределители импульсов (СРИ), входы которых подключены к соответствующим выходам видеоадаптера ПК, первый-восьмой выходы каждого СРИ объединены и подключены к соответствующим информационным входам формирователя кодов, первый управляющий вход которого подключен к входу первого СРИ, передатчик радиосигналов включает последовательно соединенные усилитель несущей частоты, вход которого подключен к второму выходу синтезатора частот, амплитудный модулятор, второй вход которого подключен к выходу формирователя кодов, и выходной усилитель, первое радиоприемное устройство содержит антенну, блок выбора канала передачи, канал приема радиосигнала, первый вход которого подключен к антенне, вторые входы подключены к первой группе выходов блока выбора канала передачи, канал видеосигнала R, канал видеосигнала G, канал видеосигнала В и канал формирования управляющих сигналов, канал приема радиосигналов содержит последовательно соединенные блок приема радиосигнала, первый вход которого подключен к антенне, вторые входы подключены к первой группе выходов блока выбора канала передачи, усилитель радиочастоты и двухполярный амплитудный детектор, канал видеосигнала R включает первый формирователь импульсов, вход которого подключен к первому выходу двухполярного амплитудного детектора, блок удвоения отсчетов и блок импульсных усилителей, канал видеосигнала G включает блок удвоения отсчетов и блок импульсных усилителей, канал видеосигнала В включает второй формирователь импульсов, блок удвоения отсчетов и блок импульсных усилителей, канал формирования управляющих сигналов включает последовательно соединенные блок выделения строчных синхроимпульсов (ССИ) и синтезатор частот, и блок выделения кадровых синхроимпульсов (КСИ), вторые управляющие входы синтезатора частот подключены к второй группе выходов блока выбора канала передачи, первый выход синтезатора частот подключен к управляющим входам блоков удвоения отсчетов, соответствующий выход синтезатора частот подключен к третьему входу блока приема радиосигналов, выходы блоков импульсных усилителей подключены к соответствующим входам цифрового монитора, блоки удвоения отсчетов идентичны, каждый включает триггер, первый и второй блоки ключей, с первого по четвертый регистры, первый и второй блоки элементов задержек, сумматор и 16 диодов, информационными входами блока удвоения отсчетов являются поразрядно объединенные входы блоков ключей, управляющим входом являются вход триггера и объединенный с ним управляющий вход сумматора, выходом являются поразрядно объединенные выходы первого и второго блоков элементов задержек, информационные входы первого и второго регистров поразрядно объединены и подключены к выходам первого блока ключей, выходы первого регистра подключены к входам первого блока элементов задержек и через диоды - к первым входам сумматора, к которым подключены и выходы второго регистра, информационные входы третьего и четвертого регистров поразрядно объединены и подключены к входам второго блока ключей, выходы третьего регистра подключены к входам второго блока элементов задержек и через диоды - к вторым входам сумматора, к которым подключены и выходы четвертого регистра, первый выход триггера подключен к управляющим входам первого блока ключей, второго и третьего регистров, второй выход триггера подключен к управляющим входам второго блока ключей, первого и четвертого регистров, отличающийся тем, что синтезатор частот первого радиопередающего устройства имеет третий выход (4,608 МГц), в первое радиопередающее устройство вводятся первый, второй и третий идентичные кодеры, каждый из которых включает последовательно соединенные ключ, первый восьмиразрядный регистр, второй восьмиразрядный регистр, схему сравнения, счетчик импульсов и дешифратор, последовательно соединенные блок элементов задержек, блок ключей и буферный накопитель кодов кадра, информационным входом является сигнальный вход ключа, подключенный к соответствующему выходу кодов видеоинформации видеоадаптера ПК, выходами кодера являются первый-девятый выходы буферного накопителя кодов кадра, управляющими входами являются: первым - управляющий вход ключа, подключенный к входу первого СРИ, вторым - управляющий вход первого регистра, подключенный к управляющему выходу импульсов дискретизации (18,432 МГц) видеоадаптера ПК, третьим - управляющий вход (U_ВЫД) буферного накопителя кодов кадра, подключенный к третьему выходу (4,608 МГц) синтезатора частот, первые первый-восьмой входы схемы сравнения и первый-восьмой входы блока элементов задержек поразрядно объединены и подключены к первому-восьмому выходам первого регистра, первый управляющий выход схемы сравнения подключен параллельно к первому управляющему входу второго регистра, к счетному входу счетчика импульсов и к второму управляющему входу (U_З) блока ключей, второй и третий выходы схемы сравнения объединены и подключены параллельно к второму управляющему входу (U₀) второго регистра, к первому управляющему входу блока ключей, к первому управляющему входу (U_ВЫД) счетчика импульсов и к входу девятого разряда в буферном накопителе кодов кадра, первый-восьмой выходы счетчика импульсов подключены к первому-восьмому входам дешифратора и через диоды - к входам первого-восьмого разрядов буферного накопителя кодов кадра, выход дешифратора подключен к второму входу (U₀) счетчика импульсов и через диод - к первому управляющему входу блока ключей, формирователь кодов включает два идентичных канала, первый канал включает последовательно соединенные первый блок элементов И из четырнадцати элементов И, первый и второй элементы ИЛИ и первый выходной ключ, и первый самоходный распределитель импульсов (СРИ), первый-четырнадцатый выходы которого подключены к вторым входам элементов И в первом блоке элементов И, первые четырнадцать выходов которых являются первыми информационными входами формирователя кодов, которые с первого по девятый подключены к первому-девятому выходам первого кодера, с десятого по тринадцатый подключены к первому-четвертому выходам второго кодера, второй канал включает последовательно соединенные второй блок элементов И из четырнадцати элементов И, третий и четвертый элементы ИЛИ и второй выходной ключ, и второй СРИ, первый-четырнадцатый выходы которого подключены к вторым входам элементов И во втором блоке элементов И, первые четырнадцать входов которых являются вторыми информационными входами формирователя кодов, которые с первого по девятый подключены к первому-девятому выходам третьего кодера, с десятого по четырнадцатый подключены к пятому-девятому выходам второго кодера, формирователь кодов включает первый и второй ключи, выход первого ключа подключен к второму входу второго элемента ИЛИ, сигнальный вход первого ключа является третьим информационным входом формирователя кодов и подключен к выходу СРИ первого радиопередающего устройства, второй вход четвертого элемента ИЛИ является четвертым информационным входом и подключен к выходу второго СРИ первого радиопередающего устройства, выходом формирователя кодов являются объединенные выходы первого и второго выходных ключей, управляющими входами формирователя кодов являются: первым - управляющий вход (U_З) второго ключа, подключенный к входу первого СРИ первого радиопередающего устройства, вторым - объединенные сигнальные входы первого и второго выходных ключей, подключенные к первому выходу (64,512 МГц) синтезатора частот, третьим - сигнальный вход второго ключа, подключенный к третьему выходу синтезатора частот, четвертым - управляющий вход (U_З) первого ключа, подключенный к входу второго СРИ первого радиопередающего устройства, в первом радиоприемном устройстве в канал видеосигнала R вводится первый четырнадцатиразрядный приемный регистр, информационный вход которого подключен к выходу первого формирователя импульсов, и декодер, информационные первый-девятый входы которого подключены к выходам первого-девятого разрядов первого приемного регистра, первый-восьмой выходы декодера подключены к первому-восьмому входам блока удвоения отсчетов, вводится накопитель кодов кадра, первый-восьмой входы которого подключены к первому-восьмому выходам блока удвоения отсчетов, выходы накопителя кодов кадра по числу разрешения кадра и по числу разрядов в коде (1280×8×960) подключены к блоку импульсных усилителей, содержащему число импульсных усилителей по числу выходов с накопителя кодов кадра, в канал видеосигнала В вводятся второй четырнадцатиразрядный приемный регистр, информационный вход которого подключен к выходу второго формирователя импульсов, и декодер, информационные первый-девятый входы которого подключены соответственно к выходам первого-девятого разрядов второго приемного регистра, первый-восьмой выходы декодера подключены к первому-восьмому входам блока удвоения отсчетов, вводится накопитель кодов кадра, первый-восьмой входы которого подключены к первому-восьмому выходам блока удвоения отсчетов, выходы накопителя кодов кадра по числу разрешения кадра и по числу разрядов в коде (1280×960×8) подключены к блоку импульсных усилителей, содержащему число импульсных усилителей по числу выходов с накопителя кодов кадра, в канал видеосигнала G вводится декодер, информационные первый-четвертый входы которого подключены к выходам десятого-тринадцатого разрядов первого приемного регистра, информационные пятый-девятый входы декодера подключены к выходам десятого-четырнадцатого разрядов второго приемного регистра, первый-восьмой выходы декодера подключены к первому-восьмому входам блока удвоения отсчетов, вводится накопитель кодов кадра, первый-восьмой входы которого подключены к первому-восьмому выходам блока удвоения отсчетов, выходы накопителя кодов кадра по числу разрешения кадра и по числу разрядов в коде (1280×960×8) подключены к блоку импульсных усилителей, содержащему число импульсных усилителей по числу выходов накопителя кодов кадра, первый выход синтезатора частот (18,432 МГц) подключен к объединенным вторым управляющим входам декодеров, второй выход синтезатора частот (147,456 МГц) подключен к объединенным первым тактовым входам первого и второго приемных регистров, третий выход (36,864 МГц) подключен к объединенным третьим управляющим входам накопителей кодов кадра, четвертый выход синтезатора частот (4,608 МГц) подключен к объединенным вторым управляющим входам первого и второго приемных регистров и к объединенным первым управляющим входам декодеров, к третьему входу блока приема радиосигналов подключен пятый выход синтезатора частот, выход блока выделения ССИ подключен параллельно к вторым входам накопителей кодов кадра, к первым объединенным управляющим входам которых подключен выход блока выделения КСИ, декодеры каналов видеосигналов R, G, В идентичны, каждый включает последовательно соединенные первый девятиразрядный регистр, первый-девятый входы которого являются информационными входами декодера, накопитель кодов кадра, второй девятиразрядный регистр, первый блок ключей из восьми ключей и третий восьмиразрядный регистр, последовательно соединенные второй блок ключей из восьми ключей, восьмиразрядный вычитающий счетчик импульсов и дешифратор, и включает с первого по четвертый ключи, выходом декодера являются первый-восьмой выходы третьего регистра, управляющими входами являются: первым объединенные управляющие вход первого регистра и сигнальный вход (4,608 МГц) третьего ключа, вторым - объединенные сигнальные входы (18,432 МГц) первого, второго и четвертого ключей, выход девятого разряда второго девятиразрядного регистра подключен параллельно к первому управляющему входу (U_ОТ) второго ключа, к вторым управляющим входам (U_З) второго, третьего и четвертого ключей, к второму управляющему входу первого блока ключей и к первому управляющему входу (U_ОТ) второго блока ключей, выход первого ключа подключен к первому управляющему входу (U_ВЫД1) третьего регистра, второй управляющий вход (U_ВЫД2) которого объединен со счетным входом вычитающего счетчика импульсов и подключен к выходу второго ключа, выход дешифратора подключен параллельно к первому управляющему входу первого блока ключей, к первому управляющему входу первого ключа, второму управляющему входу второго ключа, к второму управляющему входу (U_З) второго блока ключей и к объединенным первым управляющим входам (U_ОТ) третьего и четвертого ключей, выход третьего ключа подключен к управляющему входу (U_ВЫД) накопителя кодов кадра, выход четвертого ключа подключен к управляющему входу (U_ВЫД) второго регистра, в блоках удвоения отсчетов первый-восьмой выходы первого и второго блоков элементов задержек и ноль-седьмой выходы сумматора поразрядно объединены и являются первым-восьмым выходами блока удвоения отсчетов, накопители кодов кадра идентичны, каждый содержит блоки регистров по числу строк (960) в кадре, информационными первым-восьмым входами накопителя кодов кадра являются поразрядно объединенные первый-восьмой входы всех блоков (960) регистров, выходами являются выходы всех блоков регистров (1280×8×960), управляющими входами являются: первым - первый управляющий вход (U_K) первого блока регистров, вторым - объединенные вторые управляющие входы (U_ВЫД) блоков регистров, третьим - объединенные третьи управляющие входы (U_Д) всех блоков регистров, управляющий выход каждого предыдущего блока регистров является первым управляющим входом для каждого последующего блока регистров, управляющий выход последнего блока (960-го) регистров подключен параллельно к четвертым управляющим входам всех блоков регистров, блоки регистров идентичны, каждый включает первый и второй ключи, распределитель импульсов и восемь регистров, каждый из которых содержит разрядов по числу отсчетов (1280) в строке, информационными входами блока регистров являются поразрядно объединенные с первого по восьмой третьи входы разрядов восьми регистров, выходами являются параллельные выходы всех разрядов (1280) восьми регистров, выходы всех блоков регистров являются выходами накопителя кодов кадра (1280×8×960), управляющими входами блока регистров являются: первым - первый управляющий вход первого ключа, вторым - сигнальный вход второго ключа, третьим - сигнальный вход (Uд) первого ключа, четвертым - первый управляющий вход (U_ОТ) второго ключа, выход первого ключа подключен к входу распределителя импульсов, выходы которого последовательно, начиная с первого, подключены к первым тактовым входам разрядов параллельно восьми регистров, последний выход (1280-й) распределителя импульсов подключен к второму управляющему входу первого ключа и является управляющим выходом каждого блока регистров и подключен к первому управляющему входу в следующем блоке регистров, выход второго ключа подключен параллельно к вторым входам разрядов восьми регистров и к второму управляющему входу (U_З) своего ключа, выходы каждого накопителя кодов кадра подключены к информационным входам своего блока импульсных усилителей, содержащего импульсных усилителей по числу выходов с накопителя кодов кадра (1280×8×960), блок выделения строчных синхроимпульсов (ССИ) и блок выделения кадровых синхроимпульсов (КСИ) идентичны, каждый включает последовательно соединенные четырехразрядный счетчик импульсов и дешифратор, выход которого является выходом блока, включает элемент НЕ, первый и второй диоды, информационным входом блока является счетный вход счетчика импульсов, управляющим входом является вход первого диода, выход которого подключен к управляющему входу (U₀) счетчика импульсов, выход дешифратора через второй диод подключен к выходу элемента НЕ, вместе они подключены к управляющему входу счетчика импульсов после первого диода, вход элемента НЕ подключен к счетному входу счетчика импульсов, информационный вход блока выделения ССИ подключен к выходу первого формирователя импульсов, управляющий вход подключен к выходу второго формирователя импульсов, информационный вход блока выделения КСИ подключен к выходу второго формирователя импульсов, управляющий вход подключен к выходу первого формирователя импульсов, плоскопанельный экран монитора ПК содержит элементы матрицы по числу разрешения кадра (1280×960), каждый элемент матрицы содержит микросветодиод белого свечения и соответствующей формы непрозрачный корпус, в котором расположены три идентичных излучающих ячейки: первая излучает красный цвет R, вторая излучает зеленый цвет G, третья излучает синий цвет В, каждая излучающая ячейка включает последовательно расположенные соответствующий цветовой светофильтр и первую микролинзу, последовательно расположенные после первой микролинзы друг за другом по оптической оси первой микролинзы с первого по восьмой нейтральные микросветофильтры, каждый с соответствующим коэффициентом поглощения излучения в порядке принципа двоичного кода, включает выходную микролинзу, оптическая ось которой расположена по оптической оси первой микролинзы, и включает с первого по восьмой микропьезоэлементы, один торец каждого из них закреплен в корпусе элемента матрицы, второй свободный торец соответствующим образом соединен со своим нейтральным микросветофильтром, первые и вторые управляющие входы микропьезоэлементов являются управляющими входами излучающей ячейки и подключены к выходам своих импульсных усилителей в соответствующем блоке импульсных усилителей.