АНАЛОГОВЫЙ ПРОЦЕССОР Российский патент 2013 года по МПК G06G7/52 

Изобретение относится к автоматике и аналоговой вычислительной технике и может быть использовано для построения функциональных узлов аналоговых вычислительных машин, средств автоматического регулирования и управления и др.

Известны аналоговые процессоры (см., например, фиг.1 в описании изобретения к патенту РФ 2177643, кл. G06G 7/52, 2001 г.; фиг.1 в описании изобретения к патенту РФ 2281551, кл. G06G 7/52, 2006 г.), которые содержат реляторы и обеспечивают выбор минимального, супраминимального, медианного, субмаксимального или максимального из пяти входных аналоговых сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных аналоговых процессоров, относятся большие аппаратурные затраты и низкое быстродействие, обусловленные соответственно тем, что каждый из известных аналоговых процессоров содержит не менее 29 реляторов и максимальное время задержки распространения сигнала в каждом из этих процессоров составляет не менее 11τ_Р, где τ_Р есть время задержки релятора.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип аналоговый процессор (фиг.1 в описании изобретения к патенту РФ 2281550, кл. G06G 7/52, 2006 г.), который содержит реляторы и обеспечивает выбор минимального, супраминимального, медианного, субмаксимального или максимального из пяти входных аналоговых сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся большие аппаратурные затраты и низкое быстродействие, обусловленные соответственно тем, что прототип содержит 19 реляторов и максимальное время задержки распространения сигнала в нем равно 6τ_Р, где τ_Р есть время задержки релятора.

Техническим результатом изобретения является уменьшение аппаратурных затрат и повышение быстродействия при сохранении функциональных возможностей прототипа.

Указанный технический результат при осуществлении изобретения достигается тем, что в аналоговом процессоре, содержащем двенадцать реляторов, каждый из которых содержит компаратор, подключенный выходом к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого является входом управления релятора, а выход соединен с управляющим входом замыкающего и размыкающего ключей, выходы которых объединены и образуют выход релятора, первым и вторым входами которого являются соответственно неинвертирующий и инвертирующий входы компаратора, присоединенные соответственно к входам замыкающего и размыкающего ключей, особенность заключается в том, что выходы первого и второго реляторов соединены соответственно с объединенными вторыми и объединенными первыми входами третьего, девятого реляторов, выходы четвертого и девятого реляторов подключены соответственно к объединенным первым и объединенным вторым входам пятого, одиннадцатого реляторов, выходы седьмого и восьмого реляторов соединены соответственно с первым и вторым входами четвертого релятора, выход третьего релятора подключен к второму входу десятого релятора, а первый, второй входы двенадцатого, первый, второй входы и выход шестого реляторов соединены соответственно с выходами десятого, пятого, выходами двенадцатого, одиннадцатого реляторов и выходом аналогового процессора, второй и первый, третий управляющие входы которого образованы соответственно входом управления двенадцатого релятора и объединенными входами управления первого-шестого, объединенными входами управления седьмого-одиннадцатого реляторов.

На фиг.1 и фиг.2 представлены соответственно схема предлагаемого аналогового процессора и схема релятора, использованного при построении указанного процессора.

Аналоговый процессор содержит реляторы 1₁, …, 1₁₂. Каждый релятор содержит компаратор 2, подключенный выходом к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3, второй вход которого является входом управления релятора, а выход соединен с управляющим входом замыкающего и размыкающего ключей 4₁ и 4₂, выходы которых объединены и образуют выход релятора, первым и вторым входами которого являются соответственно неинвертирующий и инвертирующий входы компаратора 2, присоединенные соответственно к входам ключей 4₁ и 4₂. Выходы реляторов 1₁ и 1₂ соединены соответственно с объединенными вторыми и объединенными первыми входами реляторов 1₃, 1₉, выходы реляторов 1₄ и 1₉ подключены соответственно к объединенным первым и объединенным вторым входам реляторов 1₅, 1₁₁, выходы реляторов 1₇ и 1₈ соединены соответственно с первым и вторым входами релятора 1₄, выход релятора 1₃ подключен к второму входу релятора 1₁₀, а первый, второй входы релятора 1₁₂, первый, второй входы и выход релятора 1₆ соединены соответственно с выходами реляторов 1₁₀, 1₅, 1₁₂, 1₁₁ и выходом аналогового процессора, второй и первый, третий управляющие входы которого образованы соответственно входом управления релятора 1₁₂ и объединенными входами управления реляторов 1₁-1₆, объединенными входами управления реляторов 1₇-1₁₁.

Работа предлагаемого аналогового процессора осуществляется следующим образом. На его первом, втором, третьем управляющих входах фиксируются соответственно необходимые управляющие сигналы f₁, f₂, f₃∈{0,1}. На первый и второй входы реляторов 1₁; 1₂; 1₇; 1₈; первый вход релятора 1₁₀ подаются соответственно сигналы х₁ и х₂; х₃ и х₄; х₁ и х₂; х₃ и х₄; х₅ из входного кортежа аналоговых сигналов x₁, …, х₅. Если на входе управления релятора присутствует логический «0» (логическая «1») и сигнал на его первом входе больше либо меньше сигнала на его втором входе, то ключ 4₁ соответственно замкнут (разомкнут) либо разомкнут (замкнут), а ключ 4₂ соответственно разомкнут (замкнут) либо замкнут (разомкнут). Следовательно, если на входе управления релятора присутствует логический «0» (логическая «1»), то этот релятор будет выделять на своем выходе наибольший (наименьший) из сигналов, действующих на его первом и втором входах. Таким образом, операция, воспроизводимая предлагаемым процессором, определяется выражением

где символами ∨ и · обозначены соответственно операции max и min. При этом указанный процессор содержит 12 реляторов, а максимальное время задержки распространения сигнала в нем равно 5τ_P, где τ_P есть время задержки релятора.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый аналоговый процессор обеспечивает выбор минимального, супраминимального, медианного, субмаксимального или максимального из пяти входных аналоговых сигналов и обладает меньшими по сравнению с прототипом аппаратурными затратами и более высоким быстродействием.

Изобретение относится к автоматике и аналоговой вычислительной технике и может быть использовано в системах аналоговой вычислительной техники как средство предварительной обработки информации для выбора минимального, супраминимального, медианного, субмаксимального или максимального из пяти входных аналоговых сигналов. Техническим результатом является уменьшение аппаратурных затрат и повышение быстродействия устройства. Устройство содержит двенадцать реляторов, каждый из которых содержит компаратор, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, замыкающий и размыкающий ключи. 2 ил.

Аналоговый процессор для выбора минимального, супраминимального, медианного, субмаксимального или максимального из пяти входных аналоговых сигналов, содержащий двенадцать реляторов, каждый из которых содержит компаратор, подключенный выходом к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого является входом управления релятора, а выход соединен с управляющим входом замыкающего и размыкающего ключей, выходы которых объединены и образуют выход релятора, первым и вторым входами которого являются соответственно неинвертирующий и инвертирующий входы компаратора, присоединенные соответственно к входам замыкающего и размыкающего ключей, отличающийся тем, что выходы первого и второго реляторов соединены соответственно с объединенными вторыми и объединенными первыми входами третьего, девятого реляторов, выходы четвертого и девятого реляторов подключены соответственно к объединенным первым и объединенным вторым входам пятого, одиннадцатого реляторов, выходы седьмого и восьмого реляторов соединены соответственно с первым и вторым входами четвертого релятора, выход третьего релятора подключен к второму входу десятого релятора, а первый, второй входы двенадцатого, первый, второй входы и выход шестого реляторов соединены соответственно с выходами десятого, пятого, выходами двенадцатого, одиннадцатого реляторов и выходом аналогового процессора, второй и первый, третий управляющие входы которого образованы соответственно входом управления двенадцатого релятора и объединенными входами управления первого - шестого, объединенными входами управления седьмого - одиннадцатого реляторов.