АНАЛОГОВЫЙ ПРОЦЕССОР Российский патент 2018 года по МПК G06G7/52 

Изобретение относится к автоматике и аналоговой вычислительной технике и может быть использовано для построения функциональных узлов аналоговых вычислительных машин, средств автоматического регулирования и управления и др.

Известны аналоговые процессоры (см., например, фиг. 1 в описании изобретения к патенту РФ 2177643, кл. G06G 7/52, 2001 г.), которые с помощью четырех управляющих сигналов реализуют выбор минимального, супраминимального, медианного, субмаксимального или максимального из пяти входных аналоговых сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных аналоговых процессоров, относятся большие аппаратурные затраты, обусловленные тем, что, в частности, упомянутый аналог содержит тридцать девять реляторов.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип аналоговый процессор (фиг. 1 в описании изобретения к патенту РФ 2281550, кл. G06G 7/52, 2006 г.), который содержит реляторы и с помощью четырех управляющих сигналов реализует выбор минимального, супраминимального, медианного, субмаксимального или максимального из пяти входных аналоговых сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся большие аппаратурные затраты, обусловленные тем, что прототип содержит девятнадцать реляторов.

Техническим результатом изобретения является уменьшение аппаратурных затрат при сохранении функциональных возможностей прототипа.

Указанный технический результат при осуществлении изобретения достигается тем, что в аналоговом процессоре, содержащем десять реляторов, каждый из которых содержит компаратор, подключенный выходом к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого является входом управления релятора, а выход соединен с управляющим входом замыкающего и размыкающего ключей, выходы которых объединены и образуют выход релятора, первым и вторым входами которого являются соответственно неинвертирующий и инвертирующий входы компаратора, присоединенные соответственно к входам замыкающего и размыкающего ключей, особенность заключается в том, что выходы i-го () и j-го () реляторов соединены соответственно с первыми входами (i+1)-го и (j+1)-го реляторов, выходы второго, k-го () и шестого, десятого реляторов подключены соответственно к вторым входам девятого, (2k-13)-го и второго, восьмого реляторов, а выход пятого и вход управления первого реляторов, объединенные входы управления второго, седьмого реляторов соединены соответственно с выходом и первым, вторым управляющими входами аналогового процессора, третий и четвертый управляющие входы которого подключены соответственно к объединенным входам управления третьего, пятого, шестого, восьмого реляторов и объединенным входам управления четвертого, девятого, десятого реляторов.

На фиг. 1 и фиг. 2 представлены соответственно схема предлагаемого аналогового процессора и схема релятора, использованного при построении указанного процессора.

Аналоговый процессор содержит реляторы 1₁,…,1₁₀. Каждый релятор содержит компаратор 2, подключенный выходом к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3, второй вход которого является входом управления релятора, а выход соединен с управляющим входом замыкающего и размыкающего ключей 4₁ и 4₂, выходы которых объединены и образуют выход релятора, первым и вторым входами которого являются соответственно неинвертирующий и инвертирующий входы компаратора 2, присоединенные соответственно к входам ключей 4₁ и 4₂. Выходы реляторов 1_i () и 1_j () соединены соответственно с первыми входами реляторов и 1_i+1 и 1_j+1, выходы реляторов 1₂, 1_k () и 1₆, 1₁₀ подключены соответственно к вторым входам реляторов 1₉, 1_2k-13 и 1₂, 1₈, а выход релятора 1₅ и вход управления релятора 1₁ объединенные входы управления реляторов 1₂, 1₇ соединены соответственно с выходом и первым, вторым управляющими входами аналогового процессора, третий и четвертый управляющие входы которого подключены соответственно к объединенным входам управления реляторов 1₃, 1₅, 1₆, 1₈ и объединенным входам управления реляторов 1₄, 1₉, 1₁₀.

Работа предлагаемого аналогового процессора осуществляется следующим образом. На его первом,…,четвертом управляющих входах фиксируются соответственно необходимые управляющие сигналы ƒ₁,…,ƒ₄∈{0,1}. На первые и вторые входы реляторов 1₁ 1₇; первые и вторые входы реляторов 1₆, 1₁₀; второй вход релятора 1₄ подаются соответственно подлежащие обработке аналоговые сигналы (напряжения) х₁ и х₂; х₃ и х₄; х₅. Если на входе управления релятора присутствует логический "0" (логическая "1") и сигнал на его первом входе больше либо меньше сигнала на его втором входе, то ключ 4₁ соответственно замкнут (разомкнут) либо разомкнут (замкнут), а ключ 4₂ соответственно разомкнут (замкнут) либо замкнут (разомкнут). Следовательно, если на входе управления релятора присутствует логический "0" (логическая "1"), то этот релятор будет выделять на своем выходе наибольший (наименьший) из сигналов, действующих на его первом и втором входах. Таким образом, сигнал на выходе предлагаемого процессора определяется выражением

,

где символами ∨ и ⋅ обозначены соответственно операции max и min. При этом указанный процессор содержит десять реляторов.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый аналоговый процессор с помощью четырех управляющих сигналов реализует выбор минимального, супраминимального, медианного, субмаксимального или максимального из пяти входных аналоговых сигналов и обладает меньшими по сравнению с прототипом аппаратурными затратами.

Изобретение относится к автоматике и аналоговой вычислительной технике и может быть использовано как средство предварительной обработки информации для реализации выбора минимального, супраминимального, медианного, субмаксимального или максимального из пяти входных аналоговых сигналов. Техническим результатом является уменьшение аппаратурных затрат. Устройство содержит десять реляторов, каждый из которых содержит компаратор, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, замыкающий и размыкающий ключи. 2 ил.

Аналоговый процессор, предназначенный для ранговой обработки аналоговых сигналов, содержащий десять реляторов, каждый из которых содержит компаратор, подключенный выходом к первому входу элемента исключающее или, второй вход которого является входом управления релятора, а выход соединен с управляющим входом замыкающего и размыкающего ключей, выходы которых объединены и образуют выход релятора, первым и вторым входами которого являются соответственно неинвертирующий и инвертирующий входы компаратора, присоединенные соответственно к входам замыкающего и размыкающего ключей, отличающийся тем, что выходы i-го и j-го реляторов соединены соответственно с первыми входами (i+1)-го и (j+1)-го реляторов, выходы второго, k-го и шестого, десятого реляторов подключены соответственно к вторым входам девятого, (2k-13)-го и второго, восьмого реляторов, а выход пятого и вход управления первого реляторов, объединенные входы управления второго, седьмого реляторов соединены соответственно с выходом и первым, вторым управляющими входами аналогового процессора, третий и четвертый управляющие входы которого подключены соответственно к объединенным входам управления третьего, пятого, шестого, восьмого реляторов и объединенным входам управления четвертого, девятого, десятого реляторов.