АНАЛОГОВЫЙ ЛОГИЧЕСКИЙ ЭЛЕМЕНТ Российский патент 2014 года по МПК G06G7/25 

Изобретение относится к автоматике и аналоговой вычислительной технике и может быть использовано для построения функциональных узлов аналоговых вычислительных машин, средств автоматического регулирования и управления, аналоговых процессоров и др.

Известны аналоговые логические элементы (см., например, рис.936 на стр.120 в книге Волгин Л.И. Синтез устройств для обработки и преобразования информации в элементном базисе реляторов. Таллинн: Валгус, 1989 г.), которые воспроизводят операцию «запрет минимального и максимального значений информационного сигнала», совершаемую над тремя входными аналоговыми сигналами.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных аналоговых логических элементов, относятся ограниченные функциональные возможности, обусловленные прежде всего тем, что не допускается обработка n+1 (n≥2) аналоговых сигналов.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип аналоговый логический элемент (фиг.1 в описании изобретения к патенту РФ 2130200, кл. G06G 7/25, 1999 г.), который содержит реляторы и воспроизводит операцию «запрет минимального и максимального значений информационного сигнала», совершаемую над n+1 (n≥2) входными аналоговыми сигналами.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не воспроизводится операция «запрет срединных значений информационного сигнала».

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения воспроизведения любой из операций «запрет минимального и максимального значений информационного

сигнала», «запрет срединных значений информационного сигнала», совершаемых над n+1 (n≥2) входными аналоговыми сигналами.

Указанный технический результат при осуществлении изобретения достигается тем, что в аналоговом логическом элементе, содержащем n (n≥2) реляторов, каждый из которых содержит компаратор, подсоединенный выходом к управляющему входу первого,…,четвертого ключей в j-м $$(j=\overline{\mathrm{2,}n-1)}$$ реляторе и управляющему входу первого, второго ключей в n-м реляторе, четные и нечетные ключи реляторов выполнены соответственно размыкающими и замыкающими, вход и выход каждого ключа образуют соответственно одноименные с его номером переключательные вход и выход его релятора, неинвертирующий и инвертирующий компараторные входы i-го $$i=\overline{\mathrm{1,}n}$$ релятора соединены соответственно с входом i-го задающего и входом информационного сигналов, первый и четвертый переключательные выходы предыдущего четырехключевого релятора соединены соответственно с первым и четвертым переключательными входами последующего четырехключевого релятора, а первый и второй переключательные выходы n-го релятора соединены с выходом аналогового логического элемента, особенность заключается в том, что в первый релятор введены первый,…,четвертый ключи так, что он стал идентичен j-му релятору, первый и четвертый переключательные выходы j-го, первый и второй переключательные входы n-го реляторов соединены соответственно с вторым и третьим переключательными выходами j-го, первым и четвертым переключательными выходами (n-1)-го реляторов, а первый и четвертый переключательные входы второго релятора соединены соответственно с объединенными первым, вторым и объединенными третьим, четвертым переключательными выходами первого релятора, первый и четвертый переключательные входы которого соединены с первым настроечным входом аналогового логического элемента, подсоединенного вторым настроечным входом к объединенным второму и третьему переключательным входам первого,…, (n-1)-го реляторов.

На фиг.1 и фиг.2 представлены соответственно схема предлагаемого аналогового логического элемента и схемы реляторов, использованных при построении указанного элемента.

Аналоговый логический элемент содержит реляторы 1₁,…,1_n (n≥2). Каждый релятор содержит компаратор 2, подсоединенный выходом к управляющему входу первого,…,четвертого ключей 3₁,…,3₄ в реляторе 1_k $$\left(k=\overline{\mathrm{1,}n-1}\right)$$ и управляющему входу первого, второго ключей 3₁ 3₂ в реляторе 1_n, причем ключи 3₁ 3₃ и 3₂, 3₄ выполнены соответственно замыкающими и размыкающими, а вход и выход каждого ключа являются соответственно одноименными индексу его цифрового обозначения переключательными входом и выходом его релятора. Неинвертирующий и инвертирующий компараторные входы релятора $$1_i\left(i=\overline{\mathrm{1,}n}\right)$$ соединены соответственно с входом i-го задающего и входом информационного сигналов, первый и четвертый переключательные входы последующего четырехключевого релятора соединены соответственно с объединенными первым, вторым и объединенными третьим, четвертым переключательными выходами предыдущего четырехключевого релятора, первый и второй переключательные входы релятора 1_n соединены соответственно с объединенными первым, вторым и объединенными третьим, четвертым переключательными выходами релятора 1_n-1, а объединенные первый, четвертый переключательные входы релятора 1₁, объединенные второй, третий переключательные входы релятора 1_k и объединенные первый, второй переключательные выходы релятора 1_n соединены соответственно с первым, вторым настроечными входами и выходом аналогового логического элемента.

Работа предлагаемого аналогового логического элемента осуществляется следующим образом. На вход информационного и вход i-го $$i=\overline{\mathrm{1,}n};n\ge 2$$ задающего сигналов подаются соответственно подлежащие обработке аналоговые сигналы (напряжения) х и x_i. На первый, второй настроечные входы предлагаемого элемента подаются соответственно сигналы y₁, y₂∈{0,x}. Если сигнал на неинвертирующем компараторном входе релятора (фиг.2а) больше либо меньше сигнала на его инвертирующем компараторном входе, то ключи 3₁ 3₃ соответственно замкнуты либо разомкнуты, а ключи 3₂, 3₄ соответственно разомкнуты либо замкнуты. Если сигнал на неинвертирующем компараторном входе релятора по фиг.2б больше либо меньше сигнала на его инвертирующем компараторном входе, то ключ 3₁ (3₂) соответственно замкнут (разомкнут) либо разомкнут (замкнут). Таким образом, сигнал на выходе предлагаемого логического элемента определяется выражением

$$Z=\{\begin{array}{c}{y}_1приx\in \left\{x^{\left(1\right)},x^{n+1}\right\}\\ y_2приx\in \left\{x^{\left(2\right)},\dots ,x^{\left(n\right)}\right\}\end{array},\left(1\right)$$

где надстрочный индекс r∈{1,…,n+1} есть ранг (порядковый номер) сигнала x=x^(r) в последовательности x⁽¹⁾,…,x⁽ⁿ⁺¹⁾, полученной ранжированием сигналов х,х₁,…,x_n в порядке их возрастания, то есть в указанной последовательности x⁽¹⁾=min(x,x₁,…,x_n), =x⁽ⁿ⁺¹⁾=max(х,х₁,…,x_n). Согласно (1) при y₁=0, y₂=х либо при y₁=x, y₂=0 воспроизводится соответственно операция «запрет минимального и максимального значений информационного сигнала» либо операция «запрет срединных значений информационного сигнала».

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый аналоговый логический элемент обладает более широкими по сравнению с прототипом функциональными возможностями, так как обеспечивает воспроизведение любой из операций «запрет минимального и максимального значений информационного сигнала», «запрет срединных значений информационного сигнала», совершаемых над n+1 (n≥2) входными аналоговыми сигналами.

Изобретение относится к автоматике и аналоговой вычислительной технике и может быть использовано для построения функциональных узлов аналоговых вычислительных машин, средств автоматического регулирования и управления, аналоговых процессоров. Техническим результатом является обеспечение воспроизведения любой из операций «запрет минимального и максимального значений информационного сигнала», «запрет срединных значений информационного сигнала». Устройство содержит n реляторов (1₁,…,1_n), каждый из которых содержит компаратор (2), подсоединенный выходом к управляющему входу двух ключей (3₁ 3₂) в последнем реляторе и управляющему входу четырех ключей (3₁ 3₂, 3₃, 3₄) во всех реляторах, кроме последнего. 2 ил.

Аналоговый логический элемент, предназначенный для ранговой обработки аналоговых сигналов, содержащий n(n≥2) реляторов, каждый из которых содержит компаратор, подсоединенный выходом к управляющему входу первого,…, четвертого ключей в j-м реляторе и управляющему входу первого, второго ключей в n-ом реляторе, причем четные и нечетные ключи реляторов выполнены соответственно размыкающими и замыкающими, вход и выход каждого ключа образуют соответственно одноименные с его номером переключательные вход и выход его релятора, неинвертирующий и инвертирующий компараторные входы i-го релятора соединены соответственно с входом i-го задающего и входом информационного сигналов, первый и четвертый переключательные выходы предыдущего четырехключевого релятора соединены соответственно с первым и четвертым переключательными входами последующего четырехключевого релятора, а первый и второй переключательные выходы n-го релятора соединены с выходом аналогового логического элемента, отличающийся тем, что в первый релятор введены первый,…, четвертый ключи так, что он стал идентичен j-му релятору, первый и четвертый переключательные выходы j-го, первый и второй переключательные входы n-го реляторов соединены соответственно с вторым и третьим переключательными выходами j-го, первым и четвертым переключательными выходами (n-1)-го реляторов, а первый и четвертый переключательные входы второго релятора соединены соответственно с объединенными первым, вторым и объединенными третьим, четвертым переключательными выходами первого релятора, первый и четвертый переключательные входы которого соединены с первым настроечным входом аналогового логического элемента, подсоединенного вторым настроечным входом к объединенным второму и третьему переключательным входам первого,…, (n-1)-го реляторов.