УСТРОЙСТВО ДЛЯ РАСПОЗНАВАНИЯ ОБРАЗОВ Российский патент 2014 года по МПК G06K9/62 G06T1/00 

Изобретение относится к автоматике и вычислительной технике и предназначено для использования в системах автоматического распознавания образов, в частности для распознавания состояний сложных объектов по ряду значений их параметров.

Известно устройство для распознавания образов (патент РФ на изобретение №2306605, опубл. 20.09.2007, БИ №26), используемое для идентификации состояний объектов по значениям их параметров, которое по своей технической сущности является наиболее близким к предлагаемому устройству. Это устройство содержит многоканальный коммутатор, информационные входы которого подключены к информационным входам устройства, аналого-цифровой преобразователь, информационный вход которого подключен к выходу многоканального коммутатора, счетчик адресов, блок памяти, у которого адресные входы младших разрядов подключены к выходу аналого-цифрового преобразователя, а адресные входы старших разрядов блока памяти подключены к выходам счетчика адресов и к адресным входам многоканального коммутатора, блок логических элементов И, в котором первые и вторые входы логических элементов И подключены к соответствующим первым и вторым входам блока логических элементов И, выходы логических элементов И являются выходами блока логических элементов И, блок сдвиговых регистров, в котором информационные входы первых разрядов сдвиговых регистров подключены к соответствующим информационным входам блока сдвиговых регистров, сдвиговые входы сдвиговых регистров подключены к соответствующим сдвиговым входам блока сдвиговых регистров, а выходы последних разрядов сдвиговых регистров подключены к выходам блока сдвиговых регистров, блок управления, первый, второй, третий и четвертый выходы которого подключены соответственно к управляющим входам счетчика адресов, блока памяти, ко второму входу блока логических элементов И и к управляющему входу аналого-цифрового преобразователя, а вход блока управления является управляющим входом устройства, выходы блока памяти подключены непосредственно к соответствующим информационным входам блока сдвиговых регистров и к соответствующим первым входам блока логических элементов И, выходы которого подключены к соответствующим сдвиговым входам блока сдвиговых регистров, выходы которого являются выходами устройства.

Недостатком устройства-прототипа является низкая производительность, обусловленная постоянным циклом распознавания, длительность которого пропорциональна числу используемых признаков n.

Техническим результатом настоящего изобретения является повышение производительности устройства.

Для достижения результата в устройство для распознавания образов, содержащее многоканальный коммутатор, информационные входы которого подключены к информационным входам признаков устройства, аналого-цифровой преобразователь, информационный вход которого подключен к выходу многоканального коммутатора, блок памяти коэффициентов ассоциативности признаков, у которого адресные входы младших разрядов подключены к выходу аналого-цифрового преобразователя, а адресные входы старших разрядов подключены к адресным входам многоканального коммутатора, блок логических элементов И, в котором первые и вторые входы логических элементов И подключены к соответствующим первым и вторым входам блока логических элементов И, выходы логических элементов И являются выходами блока логических элементов И, блок сдвиговых регистров, в котором информационные входы первых разрядов сдвиговых регистров подключены к соответствующим информационным входам блока сдвиговых регистров, сдвиговые входы сдвиговых регистров подключены к соответствующим сдвиговым входам блока сдвиговых регистров, блок управления, второй, третий и четвертый выходы которого подключены соответственно к управляющему входу блока памяти коэффициентов ассоциативности признаков, ко второму входу блока логических элементов И и к управляющему входу аналого-цифрового преобразователя, а первый вход блока управления подключен к управляющему входу устройства, выходы блока памяти коэффициентов ассоциативности признаков подключены к соответствующим информационным входам блока сдвиговых регистров и к соответствующим первым входам блока логических элементов И, выходы которого подключены к соответствующим сдвиговым входам блока сдвиговых регистров, дополнительно включены регистр кодов признаков, блок памяти кодов признаков, дешифратор кодов признаков, блок памяти результата, причем все выходы сдвиговых регистров подключены к выходам блока сдвиговых регистров, а сбросовые входы всех сдвиговых регистров объединены и подключены к сбросовому входу блока сдвиговых регистров, выходы которого подключены к адресным входам младших разрядов блока памяти результата, а адресные входы старших разрядов подключены к пятому и шестому выходам блока управления, седьмой выход которого подключен к управляющему входу блока памяти результата, выходы которого подключены к выходам устройства, к дополнительным управляющим входам блока управления и к адресным входам младших разрядов блока памяти кодов признаков, а адресные входы старших разрядов блока памяти кодов признаков подключены к выходам регистра кодов признаков, выходы блока памяти кодов признаков подключены к адресным входам старших разрядов блока памяти коэффициентов ассоциативности признаков и к входам дешифратора кодов признаков, выходы которого подключены к информационным входам регистра кодов признаков, управляющий вход которого подключен к первому выходу блока управления, восьмой и девятый выходы которого подключены соответственно к управляющему входу блока памяти кодов признаков и к сбросовому входу блока сдвиговых регистров, а второй управляющий вход блока управления подключен ко второму управляющему входу устройства.

На фиг.1 представлена структурная схема предлагаемого устройства, на фиг.2 - структурные схемы блока логических элементов И и блока сдвиговых регистров, на фиг.3 для пояснения принципа работы предлагаемого устройства и, как пример реализации блока управления, представлена структурная схема блока управления, на фиг.4 - временная диаграмма формирования сигналов на его выходе, на фиг.5 - диаграмма результатов вычислительного эксперимента для оценки производительности предлагаемого устройства.

Устройство содержит многоканальный коммутатор 1, регистр кодов признаков 2, аналого-цифровой преобразователь 3, блок управления 4, блок памяти кодов признаков 5, блок памяти коэффициентов ассоциативности признаков 6, блок логических элементов И 7, дешифратор кодов признаков 8, блок сдвиговых регистров 9 и блок памяти результата 10, причем информационные входы многоканального коммутатора 1 подключены к информационным входам признаков устройства, информационный вход аналого-цифрового преобразователя 3 подключен к выходу многоканального коммутатора 1, адресные входы младших разрядов блока памяти коэффициентов ассоциативности признаков 6 подключены к выходу аналого-цифрового преобразователя 3, а адресные входы старших разрядов - к адресным входам многоканального коммутатора 1, первые и вторые входы логических элементов И 11 подключены к соответствующим первым и вторым входам блока логических элементов И 7, выходы логических элементов И 11 являются выходами блока логических элементов И 7, информационные входы первых разрядов сдвиговых регистров 12 подключены к соответствующим информационным входам блока сдвиговых регистров 9, сдвиговые входы сдвиговых регистров 12 подключены к соответствующим сдвиговым входам блока сдвиговых регистров 9, выходы блока памяти коэффициентов ассоциативности признаков 6 подключены к соответствующим информационным входам блока сдвиговых регистров 9 и соответствующим первым входам блока логических элементов И 7, выходы которого подключены к соответствующим сдвиговым входам блока сдвиговых регистров 9, все выходы сдвиговых регистров 12 подключены к выходам блока сдвиговых регистров 9, а сбросовые входы всех сдвиговых регистров 12 объединены и подключены к сбросовому входу блока сдвиговых регистров 9, выходы которого подключены к адресным входам младших разрядов блока памяти результата 10, а адресные входы старших разрядов подключены к пятому и шестому выходу блока управления 4, а выходы блока памяти результата 10 подключены к выходам устройства, к дополнительным управляющим входам блока управления 4 и к адресным входам младших разрядов блока памяти кодов признаков 5, адресные входы старших разрядов которого подключены к выходам регистра кодов признака 2, выходы блока памяти кодов признаков 5 подключены к адресным входам старших разрядов блока памяти коэффициентов ассоциативности признаков 6 и к входам дешифратора кодов признаков 8, выходы которого подключены к информационным входам регистра кодов признаков 2, управляющий вход которого подключен к первому выходу блока управления 4, второй, третий, четвертый, седьмой, восьмой и девятый выходы которого подключены соответственно к управляющему входу блока памяти коэффициентов ассоциативности признаков 6, ко второму входу блока логических элементов И 7, к управляющим входам аналого-цифрового преобразователя 3, блока памяти результата 10 и блока памяти кодов признаков 5, к сбросовому входу блока сдвиговых регистров 9, а первый и второй входы блока управления являются управляющими входами устройства.

Блок логических элементов И 8, как показано на фиг.2, содержит логические элементы И 11, число которых равно числу распознаваемых классов образов k, причем первые входы логических элементов И 11 через первые входы блока логических элементов И 8 подключены к соответствующим информационным входам блока сдвиговых регистров 10 и к соответствующим выходам Q₁-Q_k блока памяти коэффициентов ассоциативности признаков 7, где Q₁ - соответствует младшему разряду информационного слова блока памяти коэффициентов ассоциативности признаков 6, a Q_k - старшему разряду. Вторые входы логических элементов И 11 блока логических элементов И 8 подключены к объединенным вторым входам блока логических элементов И 8 и к третьему управляющему выходу блока управления 5, а выходы логических элементов И 11 блока логических элементов И 8 через соответствующие выходы блока логических элементов И 8 подключены к соответствующим сдвиговым входам блока сдвиговых регистров 10.

Блок сдвиговых регистров 10, как показано на фиг.2, как и в известном устройстве, содержит k m-разрядных сдвиговых регистров 12, где m соответствует порогу распознавания, причем информационные входы первых разрядов, сдвиговые и объединенные сбросовые входы сдвиговых регистров 12 подключены к соответствующим информационным, сдвиговым и сбросовому входам блока сдвиговых регистров 10, а все выходы сдвиговых регистров 12 подключены к выходам блока сдвиговых регистров 10. Под порогом распознавания в предлагаемом устройстве так же, как и в известном устройстве, понимается минимальное число положительных проверок m на принадлежность значений проверяемых признаков некоторому классу образов, по достижении которого принимается решение о принадлежности проверяемой совокупности признаков данному классу образов. Этот термин достаточно широко используется в научно-технической литературе, например в работе Козлова Ю.М. "Адаптация и обучение в робототехнике" (М.: Наука, 1990) на странице 221, а также в статье Тельных А., Когана А. и др. "Идентификация личности. Как это делается" (журнал "Компьютера", №10, 1999).

Блок управления 4, как показано на фиг.3, содержит триггеры пуска-останова 13, 14, логический элемент И-НЕ 15, логические элементы ИЛИ 16, 18, 23, регистр 17, логические элементы И 19, 21, генератор тактовых импульсов 20, блок формирования и распределения управляющих сигналов 22, причем установочные входы триггеров пуска-останова 13, 14 подключены соответственно к первому и второму управляющему входу блока управления 4, выходы - соответственно к первым и вторым входам регистра 17 и логического элемента ИЛИ 18, первый и второй выходы регистра 17 подключены соответственно к пятому и шестому выходам блока управления 4 и ко входам логического элемента И-НЕ 15, выход логического элемента ИЛИ 18 подключен к первому входу логического элемента И 19, второй вход которого подключен к выходу генератора тактовых импульсов 20, а выход - ко входу блока формирования и распределения управляющих сигналов 22, первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой, девятый и десятый выходы которого подключены соответственно к сбросовому и установочному входам регистра 17, к первому, девятому, седьмому, восьмому, четвертому, второму и третьему выходам блока управления 4 и к первому входу логического элемента ИЛИ 23, второй вход которого подключен к выходу логического элемента И 21, а выход - к сбросовым входам триггеров пуска-останова 13, 14, входы логического элемента ИЛИ 16 подключены к дополнительным управляющим входам блока управления 4, выход - ко второму входу логического элемента И 21, первый вход которого подключен к выходу логического элемента И-НЕ 15.

На фиг.4 временные диаграммы "а", "b", "c", "d", "е", "f”, "g", "h", "i", "j", "k", "l", "m", "n" и "о" представляют процессы формирования и поступления сигналов соответственно с выхода генератора тактовых импульсов 20, на первом и втором управляющих входах устройства, на выходах регистра 17, на первом, втором, третьем, четвертом, пятом, шестом, седьмом, восьмом, девятом и десятом выходах блока формирования и распределения управляющих сигналов 22.

Предлагаемое устройство работает следующим образом.

Запуск устройства осуществляется подачей на управляющие входы U₁ и U₂ блока управления 4 одного из следующих вариантов двухразрядного двоичного кода: "01", "10" или "11". Двухразрядный двоичный код запускает устройство и определяет правило отбора "лидирующих" классов образов в эстафете распознавания: "01" - доминирующий принцип, "10" - тандемный принцип или "11" - командный принцип. Далее в регистр кодов признаков 2 и в блок сдвиговых регистров 9 поступает сбросовый импульс, который обнуляет все разряды регистра кодов признаков 2 и сдвиговых регистров 12 блока сдвиговых регистров 9. Далее по совокупному адресу, сформированному из выбранного режима работы устройства и кода со всех выходов блока сдвиговых регистров 9, по сигналу чтения, поступающему с седьмого выхода блока управления 4, осуществляется выбор соответствующей страницы блока памяти результата 10 и определение лидирующих классов образов в "эстафете" распознавания неизвестного образа. Например, наличие единицы в младшем разряде информационного кода свидетельствует о том, что класс образа, соответствующий порядковому номеру информационного разряда блока памяти результата 10, лидирует в "эстафете" распознавания неизвестного образа. Соответственно наличие единицы во втором или в любом другом разряде свидетельствует о принадлежности указанного порядкового номера класса образа к группе лидеров. Наличие нуля в информационном разряде на выходе блока памяти результата 10 при опросе страницы с кодом "01", "10" или "11" свидетельствует о не принадлежности данного порядкового номера класса образа к группе лидирующих в "эстафете" распознавания неизвестного образа. При этом по управляющему сигналу, поступающему с первого выхода блока управления 4 на управляющий вход регистра кодов признаков 2, нулевой код с выхода регистра кодов признаков 2 поступает на старшие разряды адреса блока памяти кодов признаков 5. Далее по совокупному адресу, сформированному из кодов с выходов регистра кодов признаков 2 и блока памяти результата 10, по сигналу чтения, поступающему с восьмого выхода блока управления 4, код выбранного для опроса приоритетного информационного канала признака с выхода блока памяти кодов признаков 5 поступает на входы дешифратора кодов признаков 8, на адресные входы многоканального коммутатора 1 и на старшие разряды адреса блока памяти коэффициентов ассоциативности признаков 6 для выбора соответствующей страницы. Далее по управляющему сигналу, поступающему с четвертого выхода блока управления 4 на управляющий вход аналого-цифрового преобразователя 3, производится преобразование аналогового сигнала выбранного устройством признака в цифровой код, который поступает на адресные входы младших разрядов блока памяти коэффициентов ассоциативности признаков 6. По совокупному адресу, сформированному из кода выбранного признака на выходе блока памяти кодов признаков 6 и кода оцифрованного значения признака с выхода аналого-цифрового преобразователя 3, по сигналу чтения, поступающему со второго выхода блока управления 4 на управляющий вход блока памяти коэффициентов ассоциативности признаков 6, коды классов образов, соответствующие оцифрованному значению выбранного устройством приоритетного информационного канала признака, поступают на информационные входы блока сдвиговых регистров 9 и на первые входы блока логических элементов И 7. На объединенные вторые входы блока логических элементов И 7 с третьего выхода блока управления 4 поступает управляющий сигнал занесения-сдвига для сдвиговых регистров 12, на информационных входах первых разрядов которых установлен единичный код, поступивший из блока памяти коэффициентов ассоциативности признаков 6. Сигнал занесения-сдвига на сдвиговом входе сдвигового регистра 12 формируется логическим элементом И 11 блока логических элементов И 7 при совпадении на его входах единичного кода из блока памяти коэффициентов ассоциативности признаков 6 и сигнала с третьего выхода блока управления 4. По сигналу занесения-сдвига единичные коды классов образов через информационные входы первых разрядов сдвиговых регистров 12 блока сдвиговых регистров 9 заносятся в сдвиговые регистры 12. При этом порядковый номер каждого сдвигового регистра 12 блока сдвиговых регистров 9 соответствует номеру класса образов и порядковому номеру информационного разряда блока памяти коэффициентов ассоциативности признаков 6. По управляющему сигналу, поступающему с первого выхода блока управления 4 на управляющий вход регистра кодов признаков 2, производится занесение преобразованного дешифратором кодов признаков 8 единичного кода опрошенного информационного канала признака в соответствующий разряд регистра кодов признаков 2. Фактически единичный код в регистре кодов признаков 2 свидетельствует о том, что признак, соответствующий порядковому номеру разряда, по которому хранится эта единица, был опрошен. По совокупному адресу, сформированному из нулевого двухразрядного кода с пятого и шестого выходов блока управления 4 для выбора страницы блока памяти результата 10 с кодом "00", и кодов принадлежности оцифрованных значений признаков для всех классов-образов со всех выходов сдвиговых регистров 12 блока сдвиговых регистров 9, по сигналу чтения, поступающему с седьмого выхода блока управления 4 на управляющий вход блока памяти результата 10, значения результата распознавания с выхода блока памяти результата 10 поступают на выход устройства и на входы блока управления 4. На этом завершается процедура опроса первого по порядку приоритетного признака на соответствие для всех классов образов. Распознавание класса образа завершается при появлении "1" на одном из выходов блока памяти результата 10 при опросе страницы с кодом "00". Номер информационного разряда, содержащего "1", на выходе блока памяти результата 10 при опросе страницы с кодом "00" свидетельствует о принадлежности исследуемых признаков распознавания классу образов, соответствующему порядковому номеру информационного разряда блока памяти результата 10, и о необходимости завершения процесса распознавания. В случае если при опросе страницы с кодом "00" на выходе блока памяти результата 10 отсутствует единичный код, то процесс распознавания не прерывается, и далее по совокупному адресу, сформированному из выбранного режима работы устройства ("01" - доминирующий стиль, "10" - тандемный стиль или "11" - командный стиль, соответственно пятый и шестой выходы блока управления 4) и кода со всех выходов блока сдвиговых регистров 9, по сигналу чтения, поступающему с седьмого выхода блока управления 4, осуществляется выбор соответствующей страницы блока памяти результата 10 и определение лидирующих классов образов в "эстафете" распознавания неизвестного образа. Далее аналогично по сигналам блока управления 4 через многоканальный коммутатор 1 к информационному входу аналого-цифрового преобразователя 3 подключается информационный канал того признака распознавания, чей порядок приоритетности выше остальных, а на адресные входы старших разрядов блока памяти коэффициентов ассоциативности признаков 6 поступает код адреса для выбора соответствующей страницы блока памяти коэффициентов ассоциативности признаков 6. После аналого-цифрового преобразования значения признака и считывания из блока памяти коэффициентов ассоциативности признаков 7 коды классов образов аналогично предыдущим кодам классов образов заносятся в соответствующие сдвиговые регистры 12 блока сдвиговых регистров 10. При этом код адреса опрошенного информационного канала признака с выхода дешифратора 8 заносится в регистр кодов признаков 2. Идентификация класса образа производится по окончании опроса всех признаков распознавания или при досрочном появлении "1" на одном из выходов блока памяти результата 10 при опросе страницы с кодом "00". Появление единичного кода на одном из выходов блока памяти результата 10 свидетельствует о выполнении следующего соотношения: max₁>max₂+n*, где max₁ - класс образа, набравший самое максимальное количество отнесений в соответствующий сдвиговый регистр 12 блока сдвиговых регистров 9, max₂ - класс образа, следующий за лидером по количеству отнесений, но с условием, что max₁>max₂, n^* - число неопрошенных устройством признаков распознавания.

Для иллюстрации принципа работы предлагаемого устройства в таблицах 1 и 2 представлены примеры распознавания для трех классов образов по трем признакам распознавания.

Содержимое блока памяти кодов признаков 5 и соответственно принцип определения приоритетного кода признака для опроса представлен в таблице 1. Для указанного примера число признаков распознавания равно трем, поэтому код приоритетного для опроса признака распознавания кодируется двухразрядным двоичным кодом.

Таблица 1 значение адреса блока памяти кодов признаков (БПКП) содержимое ячеек БПКП S₃ S₂ S₁ Q₃ Q₂ Q₁ r₂ r₁ 0 0 0 0 0 0 0 1 0 0 0 0 0 1 0 1 0 0 0 0 1 0 1 0 0 0 0 0 1 1 0 1 0 0 0 1 0 0 1 1 0 0 0 1 0 1 1 1 0 0 0 1 1 0 1 0 0 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 0 0 1 0 1 0 1 0 0 0 1 0 1 1 1 0 0 0 1 1 0 0 1 1 0 0 1 1 0 1 1 1 0 0 1 1 1 0 1 0 0 0 1 1 1 1 1 1 0 1 0 0 0 1 1 1 0 1 0 0 1 0 1 1 0 1 0 0 1 1 0 1 0 1 0 1 0 0 1 1 0 1 0 1 0 1 1 1 0 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 0 1 1 0 0 1 1 1 … … … … … … … … 0 1 1 1 1 1 1 1

Продолжение таблицы 1 значение адреса блока памяти кодов признаков (БПКП) содержимое ячеек БПКП S₃ S₂ S₁ Q₃ Q₂ Q₁ r₂ r₁ 1 0 0 0 0 1 0 1 1 0 0 0 1 0 1 0 1 0 0 0 1 1 0 1 1 0 0 1 0 0 1 0 1 0 0 1 0 1 1 0 1 0 0 1 1 0 0 1 1 0 0 1 1 1 0 1 1 0 1 0 0 1 1 0 … … … … … … … … 1 0 1 1 1 1 1 0 1 1 0 0 0 1 0 1 … … … … … … … … 1 1 0 1 1 1 0 1

В таблице 1 столбцы "S₁"-"S₃" обозначают фасетный код опрошенных/неопрошенных признаков распознавания ("1" - признак опрошен или "0" - признак не опрошен), поступающий с выходов регистра кодов признаков, "Q₁"-"Q₃" - фасетный код лидирующих/отстающих классов образов в эстафете распознавания ("1" - лидирующий класс образа или "0" - отстающий класс образа в эстафете распознавания), "r₁"-"r₂" - код приоритетного для опроса признака распознавания.

В таблице 2 представлено содержимое блока памяти результата 10 и соответственно принцип определения лидирующих классов образов в зависимости от выбранного правила отбора.

Таблица 2 значение адреса блока памяти результата (БПР) содержимое ячеек БПР U₁ U₂ r₃₃ r₃₂ r₃₁ r₂₃ r₂₂ r₂₁ r₁₃ r₁₂ r₁₁ Q₃ Q₂ Q₁ 0 0 0 0 0 0 0 0 0 0 0 0 0 0 … … … … … … … … … … … … … … 0 0 0 0 0 0 0 0 1 1 1 0 0 1 … … … … … … … … … … … … … … 0 0 0 0 0 1 1 1 0 0 0 0 1 0 … … … … … … … … … … … … … …

Продолжение таблицы 2 значение адреса блока памяти результата (БПР) содержимое ячеек БПР U₁ U₂ r₃₃ r₃₂ r₃₁ r₂₃ r₂₂ r₂₁ r₁₃ r₁₂ r₁₁ Q₃ Q₂ Q₁ 0 0 0 0 0 1 1 1 1 1 1 0 1 1 … … … … … … … … … … … … … … 0 0 1 1 1 0 0 0 0 0 0 1 0 0 … … … … … … … … … … … … … … 0 0 1 1 1 0 0 0 1 1 1 1 0 1 … … … … … … … … … … … … … … 0 0 1 1 1 1 1 1 0 0 0 1 1 0 … … … … … … … … … … … … … … 0 0 1 1 1 1 1 1 1 1 1 1 1 1 … … … … … … … … … … … … … … 0 1 0 0 0 0 0 0 0 0 0 1 1 1 0 1 0 0 0 0 0 0 0 0 1 0 0 1 … … … … … … … … … … … … … … 0 1 0 0 0 0 0 1 0 0 1 0 1 1 … … … … … … … … … … … … … … 0 1 0 0 1 0 1 1 1 1 1 0 0 1 0 1 0 0 1 1 1 1 1 1 1 0 1 1 … … … … … … … … … … … … … … 1 0 0 0 0 0 0 0 0 0 0 1 1 1 1 0 0 0 0 0 0 0 0 0 1 1 1 1 … … … … … … … … … … … … … … 1 0 0 0 0 0 0 1 0 0 1 0 1 1 … … … … … … … … … … … … … … 1 0 0 0 1 0 1 1 1 1 1 0 1 1 1 0 0 0 1 1 1 1 1 1 1 1 1 1 … … … … … … … … … … … … … … 1 1 0 0 0 0 0 0 0 0 0 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 1 … … … … … … … … … … … … … … 1 1 0 0 0 0 0 1 0 0 1 1 1 1 … … … … … … … … … … … … … … 1 1 0 0 1 0 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 … … … … … … … … … … … … … … 1 1 1 1 1 1 1 1 1 1 1 1 1 1

В таблице 2 столбцы "U₁"-"U₂" обозначают код адреса страницы блока памяти результата, "r₁₁"-"r₁₃" - значения разрядов первого сдвигового регистра блока сдвиговых регистров, соответствующего классу образов Q₁, начиная с младшего разряда, "r₂₁"-"r₂₃" - соответственно значения разрядов второго сдвигового регистра, соответствующего классу образов Q₂, а "r₃₁"-"r₃₃" - соответственно значения разрядов третьего сдвигового регистра, соответствующего классу образов Q₃, столбцы "Q₁"-"Q₃" содержат фасетный код лидирующих классов образов в эстафете распознавания.

Блок управления 4, структурная схема которого представлена на фиг.3, работает следующим образом.

В исходном состоянии триггеры пуска-останова 13, 14 и регистр 17 сброшены. На обоих входах регистра 17, логического элемента ИЛИ 18 и на первом входе логического элемента И 19 установлен отрицательный потенциал, и импульсы с выхода генератора тактовых импульсов 20, представленные на временной "а" фиг.4, не поступают на выход логического элемента И 19. При подаче на управляющие входы U₁ и U₂ блока управления 4 (фиг.3) сигнала "пуск", который поступает в виде двухразрядного кода так, как показано на временных диаграммах "b" и "с" фиг.4, триггеры пуска-останова 13 и 14 переключаются в единичное состояние. Это отражено на временных диаграммах "d" и "е" фиг.4. Двухразрядный двоичный код на входах U₁ и U₂ блока управления 4 может принимать значения "01", "10" или "11" в зависимости от выбранного правила отбора лидирующих классов образов. При этом импульсы с выхода генератора тактовых импульсов 20 поступают на вход блока формирования и распределения управляющих сигналов 22, который на свой второй выход подает сигнал занесения двухразрядного двоичного кода с выходов триггеров пуска-останова 13, 14 в регистр 17. Это отражено на диаграмме "f" фиг.4. Далее блок формирования и распределения управляющих сигналов выдает последовательно на первый, девятый, седьмой, восьмой, четвертый, второй и третий выходы блока управления 4 сигналы сброса регистра кодов признаков 2 и блока сдвиговых регистров 9 так, как показано на диаграммах "g" и "h", сигналы чтения блока памяти результата 10, представленные на диаграмме "i", сигналы чтения блока памяти кодов признаков 5, представленные на диаграмме "j", сигналы запуска аналого-цифрового преобразователя 3, представленные на диаграмме "k", сигналы чтения блока памяти коэффициентов ассоциативности признаков 6, представленные на диаграмме "l", и сигналы занесения-сдвига, представленные на диаграмме "m" фиг.4. По окончании опроса выбранного устройством признака блок формирования и распределения управляющих сигналов 22 на свой первый выход подает сигнал сброса регистра 17 так, как показано на диаграмме "n", для подачи двухразрядного двоичного кода "00" с выходов регистра 17, который поступает на пятые и шестые выходы блока управления 4 для выбора страницы с кодом "00" блока памяти результата 10, а на седьмой выход блока управления 4 подает сигнал чтения блока памяти результата 10 так, как показано на диаграмме "i", для определения ситуации о необходимости досрочного завершения процесса распознавания или продолжения дальнейшего опроса признаков. В случае отсутствия ситуации досрочного завершения процесса распознавания и по окончании проверки соответствия всех признаков распознавания блок формирования и распределения управляющих сигналов 22 на свой десятый выход подает сигнал сброса триггеров пуска-останова 13 и 14, который поступает через логический элемент ИЛИ 23, для перевода блока управления 4 в исходное состояние. При наличии ситуации, когда в процессе распознавания на выходах регистра 17 установлен двухразрядный двоичный код "00", который поступает на входы логического элемента И-НЕ 15 и устанавливает на его выходе положительный уровень, а на входы логического элемента ИЛИ 16 при этом поступает единичный код, то логический элемент И 21 передает положительный сигнал на логический элемент ИЛИ 23, который, в свою очередь, осуществляет сброс триггеров пуска-останова 13 и 14 для перевода блока управления 4 в исходное состояние. Этот сигнал представлен на диаграмме "о".

Для оценки производительности заявляемого устройства на фиг.5 представлена диаграмма распределения длительности распознавания неизвестного образа по ряду значений их параметров. Параметры вычислительного эксперимента следующие: количество классов образов m=20, количество признаков распознавания n=100, длина диапазонов значений признаков d=58, число испытаний k в эксперименте равно 1000, равномерный закон распределения значений признаков.

Прирост производительности оценивается по следующей формуле:

где: n₁, n₂ - количество опрошенных признаков, достаточных для принятия решения по распознаванию неизвестного образа соответственно в устройстве-прототипе и в заявляемом устройстве; k - число испытаний.

Для указанного примера в известном устройстве-прототипе каждое распознание завершается за 100 тактов, при этом общее число тактов равно 100×1000=100000. Таким образом, для рассмотренного примера, представленного на фиг.5, прирост производительности составит:

Расчеты показывают, что для ситуаций при m=20, n=100, d=58, k=1000 общая производительность предлагаемого устройства выше на 26% по сравнению с известным устройством-прототипом.

К дополнительным отличительным достоинствам предлагаемого устройства по сравнению с известным следует отнести:

- возможность использования в задачах с большим количеством признаков распознавания и классов образов;

- наличие функционального перечня правил для определения лидирующих классов образов в эстафете распознавания;

- ситуационное управление позволяет оценить промежуточные результаты распознавания для выбора такого порядка опроса признаков, при котором в первую очередь будут опрошены признаки с наибольшим приоритетом и процесс отнесения неизвестного образа к образу-эталону произойдет за меньшее число опрошенных признаков.

Положительный эффект в предлагаемом техническом решении по сравнению с известным получен за счет использования ситуационного подхода при выборе очередности опроса признаков распознавания и введением в устройство распознавания регистра кодов признаков, блока памяти кодов признаков, дешифратора кодов признаков и блока памяти результата.

Предлагаемое устройство может быть реализовано на базе доступных серийных интегральных микросхем, например сдвиговые регистры - на базе микросхем К155ИР1, блок управления и блок логических элементов И - на базе серии микросхем К155, регистр кодов признаков - на микросхеме К155ИЕ7, а блоки памятей - на микросхемах серии КР558РР1.

Примеры реализации блоков предлагаемого устройства представлены в научно-технической литературе. Схемы многоканального коммутатора 1, аналого-цифрового преобразователя 4 представлены, например, в справочном пособии «Аналоговые и цифровые интегральные микросхемы», авторы: Якубовский С.В., Барканов Н.А. и др. (М.: Радио и связь, 1984), регистра 2, блоков памятей 5, 6 и 10, дешифратора 8, элементов И 11 блока логических элементов И 8 и сдвиговых регистров 12 блока сдвиговых регистров 10 - в справочнике «Применение интегральных микросхем в электронной вычислительной технике», авторы: Данилов Р.В., Ельцова С.А. и др. (М.: Радио и связь, 1986), схема блока управления 5 - в книге Букреева И.Н., Горячева В.И. и Мансурова Б.М. «Микроэлектронные схемы цифровых устройств» (М.: Радио и связь, 1990. - 416 с.), а также в книге Угрюмова Е.П. «Цифровая схемотехника» (Санкт-Петербург: изд-во «Санкт-Петербург», 2000. - 528 с.). Принцип страничной адресации описан в ряде литературных источников, например в книге Цилькера Б.Я. и Орлова С.А. «Организация ЭВМ и систем» (М., Санкт-Петербург: «Питер», 2006. - 668 с.). Использование регистра кодов признаков 2, дополнительного блока памяти кодов признаков 5, дешифратора кодов признаков 8, блока памяти результата 10 в предлагаемом устройстве приводит к изменениям в подключении выходов блока сдвиговых регистров 9 к адресным разрядам блока памяти результата 10 так, как показано на фиг.1, и не изменяет типовых схемных реализаций блока памяти коэффициентов ассоциативности признаков 6 и аналого-цифрового преобразователя 3, представленных в известном устройстве и вышеприведенной литературе.

Предлагаемое устройство также может быть использовано в подсистемах мониторинга региональных социально-экономических систем, а также для оперативного распознавания дорожных ситуаций в системах обеспечения активной безопасности транспорта при наличии множества признаков распознавания с произвольным характером изменения значений.

Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах автоматического распознавания образов для распознавания состояний объектов по значениям их параметров. Технический результат изобретения заключается в повышении производительности устройства за счет сокращения количества опрашиваемых признаков распознавания для случаев, когда результат становится известным заранее по текущей ситуации распознавания. Технический результат достигается за счет устройства, в которое дополнительно включены регистр кодов признаков, блок памяти кодов признаков, дешифратор кодов признаков и блок памяти результата. 5 ил., 2 табл.

Устройство для распознавания образов, содержащее многоканальный коммутатор, информационные входы которого подключены к информационным входам признаков устройства, аналого-цифровой преобразователь, информационный вход которого подключен к выходу многоканального коммутатора, блок памяти коэффициентов ассоциативности признаков, у которого адресные входы младших разрядов подключены к выходу аналого-цифрового преобразователя, а адресные входы старших разрядов подключены к адресным входам многоканального коммутатора, блок логических элементов И, в котором первые и вторые входы логических элементов И подключены к соответствующим первым и вторым входам блока логических элементов И, выходы логических элементов И являются выходами блока логических элементов И, блок сдвиговых регистров, в котором информационные входы первых разрядов сдвиговых регистров подключены к соответствующим информационным входам блока сдвиговых регистров, сдвиговые входы сдвиговых регистров подключены к соответствующим сдвиговым входам блока сдвиговых регистров, блок управления, второй, третий и четвертый выходы которого подключены соответственно к управляющему входу блока памяти коэффициентов ассоциативности признаков, ко второму входу блока логических элементов И и к управляющему входу аналого-цифрового преобразователя, а первый вход блока управления подключен к управляющему входу устройства, выходы блока памяти коэффициентов ассоциативности признаков подключены к соответствующим информационным входам блока сдвиговых регистров и к соответствующим первым входам блока логических элементов И, выходы которого подключены к соответствующим сдвиговым входам блока сдвиговых регистров, отличающееся тем, что в него включены: регистр кодов признаков, блок памяти кодов признаков, дешифратор кодов признаков, блок памяти результата, причем все выходы сдвиговых регистров подключены к выходам блока сдвиговых регистров, а сбросовые входы всех сдвиговых регистров объединены и подключены к сбросовому входу блока сдвиговых регистров, выходы которого подключены к адресным входам младших разрядов блока памяти результата, а адресные входы старших разрядов подключены к пятому и шестому выходам блока управления, седьмой выход которого подключен к управляющему входу блока памяти результата, выходы которого подключены к выходам устройства, к дополнительным управляющим входам блока управления и к адресным входам младших разрядов блока памяти кодов признаков, а адресные входы старших разрядов блока памяти кодов признаков подключены к выходам регистра кодов признаков, выходы блока памяти кодов признаков подключены к адресным входам старших разрядов блока памяти коэффициентов ассоциативности признаков и к входам дешифратора кодов признаков, выходы которого подключены к информационным входам регистра кодов признаков, управляющий вход которого подключен к первому выходу блока управления, восьмой и девятый выходы которого подключены соответственно к управляющему входу блока памяти кодов признаков и к сбросовому входу блока сдвиговых регистров, а второй управляющий вход блока управления подключен ко второму управляющему входу устройства.