УСТРОЙСТВО ДЛЯ РАСПОЗНАВАНИЯ ОБРАЗОВ Российский патент 2007 года по МПК G06K9/62 

Изобретение относится к автоматике и вычислительной технике и предназначено для использования в системах автоматического распознавания образов, в частности для распознавания состояний сложных объектов по ряду значений их параметров.

Известно устройство для распознавания образов (патент РФ на изобретение №2195702, опубл. 27.12.2002, БИ №36), используемое для идентификации состояний объектов, которое по своей технической сущности является наиболее близким к предлагаемому устройству. Это устройство содержит блок памяти, счетчик адресов, первый и второй логические элементы И, блок сдвиговых регистров, в котором информационные входы первых разрядов сдвиговых регистров подключены к соответствующим информационным входам блока сдвиговых регистров, сдвиговые входы сдвиговых регистров подключены к соответствующим сдвиговым входам блока сдвиговых регистров, а выходы последних разрядов сдвиговых регистров подключены к выходам блока сдвиговых регистров и являются выходами устройства, блок управления, первый, второй и третий выходы которого подключены соответственно к управляющим входам счетчика адресов, блока памяти и ко второму входу второго логического элемента И, два блока сравнения, информационные входы которых подключены ко входу устройства и к выходам блока памяти, а выходы - ко входам первого логического элемента И, выход которого подключен к первому входу второго логического элемента И и к объединенным информационным входам блока сдвиговых регистров, демультиплексор, информационный и адресный входы которого подключены соответственно к выходу второго логического элемента И и к выходу блока памяти, причем выходы демультиплексора подключены к соответствующим сдвиговым входам блока сдвиговых регистров.

Недостатком устройства-прототипа является низкая производительность, обусловленная тем, что при распознавании образа из множества классов, число которых k, с использованием некоторого вектора признаков распознавания, число которых n, производится последовательная проверка соответствия значений одного диапазона каждого признака на возможную принадлежность каждому классу образов, и общее число проверок определяется произведением n×k.

Техническим результатом настоящего изобретения является повышение производительности устройства.

Для достижения результата в устройство для распознавания образов, содержащее блок памяти, счетчик адресов, выходы которого подключены к адресным входам блока памяти, логические элементы И, блок управления, первый, второй и третий выходы которого подключены соответственно к управляющим входам счетчика адресов, блока памяти и ко второму входу одного из логических элементов И, блок сдвиговых регистров, в котором информационные входы первых разрядов сдвиговых регистров подключены к соответствующим информационным входам блока сдвиговых регистров, сдвиговые входы сдвиговых регистров подключены к соответствующим сдвиговым входам блока сдвиговых регистров, а выходы последних разрядов сдвиговых регистров подключены к выходам блока сдвиговых регистров и являются выходами устройства, дополнительно включены многоканальный коммутатор, аналого-цифровой преобразователь, а логические элементы И выполнены в виде блока логических элементов И, число которых равно числу классов распознаваемых образов, причем первые и вторые входы логических элементов И подключены к соответствующим первым и вторым входам блока логических элементов И, выходы логических элементов И являются выходами блока логических элементов И, информационный вход многоканального коммутатора является информационным входом устройства, адресные входы многоканального коммутатора подключены к выходам счетчика адресов и к адресным входам старших разрядов блока памяти, а выход многоканального коммутатора подключен к информационному входу аналого-цифрового преобразователя, выходы которого подключены к адресным входам младших разрядов блока памяти, выходы которого подключены непосредственно к соответствующим информационным входам блока сдвиговых регистров и к соответствующим первым входам блока логических элементов И, вторые входы которого объединены и подключены к третьему выходу блока управления, а выходы подключены к соответствующим сдвиговым входам блока сдвиговых регистров, четвертый выход блока управления подключен к управляющему входу аналого-цифрового преобразователя, а вход блока управления является управляющим входом устройства.

На фиг.1 представлена структурная схема предлагаемого устройства, на фиг.2 - структурные схемы блока логических элементов И и блока сдвиговых регистров. На фиг.3 для пояснения принципа работы предлагаемого устройства и, как пример реализации блока управления, представлена структурная схема блока управления, а на фиг.4 - временная диаграмма формирования сигналов на его выходе.

Устройство содержит многоканальный коммутатор 1, счетчик адресов 2, аналого-цифровой преобразователь 3, блок управления 4, блок памяти 5, блок логических элементов И 6 и блок сдвиговых регистров 7, причем информационные входы многоканального коммутатора 1 являются информационными входами устройства, адресные входы многоканального коммутатора 1 подключены к выходам счетчика адресов 2 и к адресным входам старших разрядов блока памяти 5, а выход многоканального коммутатора 1 подключен к информационному входу аналого-цифрового преобразователя 3, выходы которого подсоединены к адресным входам младших разрядов блока памяти 5, выходы которого подключены непосредственно к информационным входам блока сдвиговых регистров 7 и к соответствующим первым входам блока логических элементов И 6, вторые входы которого объединены и подключены к третьему выходу блока управления 4, а выходы подключены к соответствующим сдвиговым входам блока сдвиговых регистров 7, первый, второй и четвертый выходы блока управления 4 подключены соответственно к управляющим входам счетчика адресов 2, блока памяти 5 и аналого-цифрового преобразователя 3, а вход блока управления 4 является управляющим входом устройства.

Блок логических элементов И 6, как показано на фиг.2, содержит логические элементы И 8, число которых равно числу распознаваемых классов образов k, причем первые входы логических элементов И через первые входы блока логических элементов И 6 подключены к соответствующим информационным входам блока сдвиговых регистров 7 и к соответствующим выходам блока памяти 5 Q1-Qk, где Q1 - соответствует младшему разряду информационного слова блока памяти, a Qk - старшему разряду. Вторые входы логических элементов И 8 блока логических элементов И 6 подключены к объединенным вторым входам блока логических элементов И 6 и к третьему управляющему выходу блока управления 4 S, а выходы логических элементов И 8 блока логических элементов И 6 через соответствующие выходы блока логических элементов 6 подключены к соответствующим сдвиговым входам блока сдвиговых регистров 7. Блок сдвиговых регистров 7, как показано на фиг.2, как и в известном устройстве, содержит k m-разрядных сдвиговых регистров 9, где m соответствует порогу распознавания, причем информационные входы первых разрядов и сдвиговые входы сдвиговых регистров подключены к соответствующим информационным и сдвиговым входам блока сдвиговых регистров 7, а выходы последних разрядов сдвиговых регистров 9 блока сдвиговых регистров 7 подключены к выходам устройства. Под порогом распознавания в предлагаемом устройстве также, как и в известном устройстве, понимается минимальное число положительных проверок m на принадлежность значений проверяемых признаков заданным диапазонам для некоторого класса образов, по достижении которого принимается решение о принадлежности проверяемой совокупности признаков данному классу. Этот термин достаточно широко используется в научно-технической литературе, например в работе Козлова Ю.М. "Адаптация и обучение в робототехнике" (- М.: Наука, 1990) на странице 221, а также в статье Тельных А., Когана А. и др. "Идентификация личности. Как это делается" (журнал "Компьютера", №10, 1999 г.).

Блок управления, как показано на фиг.3, содержит триггер запуска-останова 10, генератор тактовых импульсов 11, логический элемент И 12, а также блок формирования и распределения управляющих сигналов 13, причем установочный вход триггера запуска-останова подключен к управляющему входу устройства, выход - к первому входу логического элемента И 12, второй вход логического элемента И 12 подключен к выходу генератора тактовых импульсов 11, а выход - ко входу блока формирования и распределения управляющих сигналов 13, первый, второй, третий, четвертый и пятый выходы которого подключены соответственно к первому, четвертому, второму и третьему выходам блока управления 4 и к сбросовому входу триггера запуска-останова 10.

На фиг.4 временные диаграммы: "а", "b", "с", "d", "е", "f", "g" и "h" представляют процессы формирования и поступления сигналов соответственно: с выхода генератора тактовых импульсов 11, на управляющем входе устройства, на первом входе логического элемента И 12, на первом, втором, третьем, четвертом и пятом выходах блока формирования и распределения управляющих сигналов 13.

Предлагаемое устройство работает следующим образом.

В исходном состоянии все сдвиговые регистры 9 блока сдвиговых регистров 7 обнулены, а все разряды счетчика адресов 2 содержат единицы. Каждая ячейка блока памяти 5 содержит данные о кодах классов образов, соответствующих конкретному значению признака распознавания. Причем старшие разряды адреса каждой ячейки блока памяти 5 определяют код наименования признака, являющийся и кодом адреса страницы блока памяти 5. В каждой странице хранятся коды классов образов по адресам, соответствующим значениям данного признака во всем диапазоне его изменения. Например, при числе признаков n, равном восьми, наименования признаков и номера страниц блока памяти 5 кодируются трехразрядным двоичным кодом, и число старших разрядов адреса блока памяти 5 R1 равно трем. Предположим, что число младших разрядов адреса блока памяти 5 R2, характеризующих значения признаков, равно восьми, тогда общая длина кода адреса блока памяти 5 равна одиннадцати или R1+R2. Число информационных разрядов блока памяти 5 соответствует числу распознаваемых классов образов k, причем первый (младший) разряд содержит код принадлежности (0 или 1) оцифрованного значения признака первому классу образов, второй разряд - код принадлежности второму классу образов и так далее. Например, наличие единицы в младшем разряде информационного кода свидетельствует о том, что значение признака, соответствующее адресу, по которому хранится эта единица, принадлежит первому классу образов. Соответственно наличие единицы во втором или в любом другом разряде свидетельствует о принадлежности оцифрованного значения признака соответственно второму или другому классу образов. Наличие единиц в двух и более разрядах содержимого ячейки блока памяти 5 свидетельствует о принадлежности данного значения признака соответствующим классам образов. Наличие нуля в информационном разряде свидетельствует о непринадлежности конкретного значения признака данному классу образов. Запуск устройства производится подачей на управляющий вход блока управления 4 сигнала "пуск". При этом в счетчик адресов 2 из блока управления 4 поступает счетный импульс, который обнуляет все разряды счетчика адресов 2 для выбора первого информационного канала устройства, к которому подключен первый признак распознавания, и выбора первой страницы блока памяти. Фактически первый информационный канал признаков и первая страница блока памяти имеют нулевой код, например, 000. Далее по управляющему сигналу, поступающему с четвертого выхода блока управления 4 на управляющий вход аналого-цифрового преобразователя 3, производится преобразование аналогового сигнала первого признака в цифровой код, который поступает на адресные входы младших разрядов блока памяти 5. По совокупному адресу, сформированному из кода адреса счетчика адресов 2 и цифрового кода с выхода аналого-цифрового преобразователя 3, по сигналу чтения, поступающему со второго выхода блока управления 4 на управляющий вход блока памяти 5, коды классов образов, соответствующие оцифрованному значению первого признака, поступают на информационные входы блока сдвиговых регистров 7 и на первые входы блока логических элементов И 6. Далее на объединенные вторые входы блока логических элементов И 6 с третьего выхода блока управления 4 поступает управляющий сигнал занесения-сдвига для сдвиговых регистров 9, на информационных входах первых разрядов которых установлен единичный код, поступивший из блока памяти 5. Сигнал занесения-сдвига на сдвиговом входе сдвигового регистра 9 формируется логическим элементом И 8 блока логических элементов И 6 при совпадении на его входах единичного кода из блока памяти 5 и сигнала с третьего выхода блока управления 4. По сигналу занесения-сдвига единичные коды классов образов через информационные входы первых разрядов сдвиговых регистров 9 блока сдвиговых регистров 7 заносятся в сдвиговые регистры 9. При этом порядковый номер каждого сдвигового регистра 9 блока сдвиговых регистров 7 соответствует порядковому номеру информационного разряда блока памяти 5, начиная с младшего разряда, и соответственно номеру класса образов. На этом завершается процедура проверки значения первого признака на соответствие для всех классов. Далее аналогично по сигналам блока управления 4 через многоканальный коммутатор 1 к информационному входу аналого-цифрового преобразователя 3 подключается информационный канал второго признака распознавания, а на адресные входы старших разрядов блока памяти 5 поступает код адреса, определяющий вторую страницу блока памяти 5 для значений и кодов классов второго признака распознавания. Фактический двоичный код информационного канала второго признака и второй страницы блока памяти 5 при n=8 соответствует 001. После аналого-цифрового преобразования значения второго признака и считывания из блока памяти 5 коды классов образов аналогично предыдущим кодам классов образов заносятся в соответствующие сдвиговые регистры 9 блока сдвиговых регистров 7. Идентификация класса образа производится по окончании проверки всех признаков распознавания по конечному состоянию последних разрядов сдвиговых регистров 9 блока сдвиговых регистров 7. Наличие единичного кода в последнем разряде сдвигового регистра 9 блока сдвиговых регистров 7 свидетельствует о принадлежности исследуемых признаков распознавания классу образов, соответствующему порядковому номеру этого сдвигового регистра.

Принципы работы логических элементов И 8 блока логических элементов И 6 и сдвиговых регистров 9 блока сдвиговых регистров 7, приведенных на фиг.2, представлены в описании работы предлагаемого устройства.

Блок управления 4, структурная схема которого представлена на фиг.3, работает следующим образом. В исходном состоянии триггер пуска-останова 10 сброшен, на первом входе логического элемента И 12 установлен отрицательный потенциал, и импульсы с выхода генератора тактовых импульсов 11, представленные на временной диаграмме "а" фиг.4, не поступают на выход логического элемента И 12. При подаче на управляющий вход устройства сигнала "пуск", который поступает в виде импульса отрицательной полярности так, как показано на временной диаграмме "b" на фиг.4, триггер пуска-останова 10 переключается в единичное состояние. Это отражено на временной диаграмме "с". При этом импульсы генератора тактовых импульсов 11 поступают на вход блока формирования и распределения управляющих сигналов 13, который выдает последовательно на первый, четвертый, второй и третий выходы блока управления 4 сигналы для изменения адреса в счетчике адресов 2 так, как показано на диаграмме "d", сигналы запуска аналого-цифрового преобразователя 3, представленные на диаграмме "е", сигналы чтения из блока памяти 5, представленные на диаграмме "f", и сигналы занесения-сдвига, представленные на диаграмме "g". По окончании проверки соответствия всех признаков распознавания блок формирования и распределения управляющих сигналов 13 на свой пятый выход подает сигнал сброса триггера пуска-останова 10 для перевода блока управления 5 в исходное состояние. Этот сигнал представлен на диаграмме "h" в виде импульса отрицательной полярности.

При наличии ситуаций, когда в процессе распознавания значения одного или нескольких признаков выходят за границы доверительного интервала одного класса образов или попадают в диапазоны изменения других классов, в предлагаемом устройстве, как и в известном устройстве, ошибки распознавания не происходит, поскольку результат распознавания формируется по большинству признаков. Для этого число разрядов m сдвиговых регистров 9 блока сдвиговых регистров 7 выбирается с учетом возможного числа таких ситуаций, причем должно выдерживаться соотношение: m≥s+1 при m<n, где s - наиболее вероятное число выходов значений признака за пределы заданного диапазона величин, которое не должно превышать числа, соответствующего половине всех признаков распознавания n. То есть: s≥]n/2[, где функционал в обратных квадратных скобках означает целую часть отношения. Например, для учета однократного выхода при n=3, число разрядов сдвигового регистра m=2. В данном случае результат ошибочного распознавания останется в первом разряде сдвигового регистра, а во втором разряде будет достоверный результат. При отсутствии ситуации, когда значения одного или нескольких признаков выходят за границы доверительного интервала одного класса образов или попадают в диапазоны изменения других классов, поскольку число разрядов сдвиговых регистров m меньше числа признаков вектора образа n, результаты принадлежности начальных признаков по ходу анализа всех признаков будут выдвигаться из сдвиговых регистров. Если в качестве примеров принять s, равное 2,3 или 4, то с учетом вышеприведенных соотношений минимальные значения параметра m будут равны соответственно 3,4 или 5, при этом минимальные значения n будут равны соответственно 4,6 или 8.

Как следует из описания работы предлагаемого устройства, проверка принадлежности значения каждого признака производится одновременно для всех классов образов k. При этом число проверок равно числу признаков распознавания n, в то время, как для известного устройства число проверок равно произведению n×k. Производительность устройства распознавания в общем случае оценивается по числу решений, принятых в единицу времени, о принадлежности неизвестного образа к некоторому классу образов по заданной совокупности признаков. В конечном счете эта производительность определяется временем принятия одного решения или числом проверок на соответствие каждого диапазона значений каждого признака распознавания для всех возможных классов образов. При сопоставлении двух устройств, работающих в режиме проверки значений признаков, лежащих в одном диапазоне, предлагаемое устройство имеет производительность, большую в k раз, по сравнению с известным устройством. При этом считаем, что время одной проверки в обоих устройствах одинаковы. Для распознавания образов с использованием признаков, значения которых лежат в двух и более диапазонах изменения признака, относящихся к одному классу, при использовании известного устройства необходимо повторно вводить значение признака и исследовать его на принадлежность во втором диапазоне. При этом увеличивается число проверок и соответственно уменьшается производительность устройства. Предлагаемое устройство лишено этого недостатка, поскольку позволяет производить проверку соответствия одновременно по всем возможным диапазонам изменения значений каждого признака. Если предположить, что некоторый диапазон наименьшей длины содержит три последовательных значения признака: максимальное, минимальное и одно промежуточное, то число возможных таких диапазонов значений признаков, проверяемых одновременно на принадлежность, в предлагаемом устройстве определяется отношением D/3, где D - множество всех последовательных значений чисел целого типа, определяющих весь интервал изменения некоторого признака, подаваемых на входы схем сравнения в известном устройстве и на адресные входы младших разрядов блока памяти 5 в предлагаемом устройстве. Из этого следует, что при использовании для распознавания нескольких диапазонов значений признаков из всего интервала, предлагаемое устройство может обеспечить повышение производительности не менее, чем в k·D/3 раз. Если предположить, что длина двоичного кода значений признаков q=8, k=8, D=2^q=256, то теоретически возможная минимальная оценка повышения производительности предлагаемого устройства для данного примера будет определена как 8·256/3=682.7. При этом положительный эффект в предлагаемом техническом решении, по сравнению с известным, получен за счет использования принципиально новой структурной организации устройства распознавания, характеризуемой следующей совокупностью признаков: введением в устройство распознавания многоканального коммутатора, аналого-цифрового преобразователя, использованием страничной адресации блока памяти и принципа идентификации класса, как содержимого блока памяти по адресу, соответствующему значению признака, выполнением логических элементов И в виде блока логических элементов И, а также отличием в подключении информационных и сдвиговых входов блока сдвиговых регистров.

К дополнительным отличительным достоинствам предлагаемого устройства, по сравнению с известным, следует отнести:

- возможность решения задач распознавания с признаками, значения которых являются общими для двух и более классов образов, что повышает универсальность данного устройства; в этом случае двоичный код содержимого ячейки блока памяти содержит две и более единиц, по числу образов, соответствующих конкретному значению признака распознавания, а блок сдвиговых регистров 7 выполняет функции выбора наиболее вероятного класса образов по мажоритарному принципу, согласно которому окончательное решение о принадлежности исследуемой совокупности признаков распознавания конкретному классу принимается по большинству единиц в разрядах сдвигового регистра блока сдвиговых регистров 7;

- повышение достоверности распознавания за счет возможного использования нескольких поддиапазонов и даже отдельных значений для каждого признака распознавания без снижения производительности распознавания.

В предлагаемом устройстве отсутствуют схемы сравнения и демультиплексора, имеющиеся в известном устройстве. При этом дополнительные аппаратные и стоимостные затраты не значительны и сводятся к затратам на микросхему многоканального коммутатора 1, аналого-цифрового преобразователя 3, блока логических элементов И 6 и увеличению емкости блока памяти 5. Сопоставительный анализ величин емкости блока памяти в известном и предлагаемом устройстве при k=8, n=8, q=8, показал, что требуемая емкость блока памяти для известного устройства определяется как k·n·(2·q+lg₂k)=1216 бит, где содержимое в скобках соответствует числу двоичных разрядов для хранения максимального и минимального значений признака распознавания и двоичного кода класса. Емкость блока памяти предлагаемого устройства определяется как k·2^(R1+R2)=16384 бит, где R1=lg₂n, a R2=q. Из сопоставления видно, что в предлагаемом устройстве емкость блока памяти больше в 13.5 раза при возможном увеличении производительности не ниже, чем в 682 раза. При этом необходимо учесть, что стоимости микросхем блока памяти для обоих устройств отличаются незначительно. Предлагаемое устройство может быть реализовано на базе доступных серийных интегральных микросхем, например сдвиговые регистры - на базе микросхем К155ИР1, блок управления и блок логических элементов И - на базе серии микросхем К 155, счетчик адреса - на микросхеме К155ИЕ7, а блок памяти - на микросхемах серии КР558РР1. Примеры реализации блоков предлагаемого устройства представлены в научно-технической литературе. Схемы многоканального коммутатора 1, аналого-цифрового преобразователя 3 представлены, например, в справочном пособии "Аналоговые и цифровые интегральные микросхемы", авторы: Якубовский С.В., Барканов Н.А. и др. (- М.: Радио и связь, 1984 г.), схемы счетчика адресов 2, блока памяти 5, элементов И блока логических элементов И 6 и сдвиговых регистров блока сдвиговых регистров 7 - в справочнике "Применение интегральных микросхем в электронной вычислительной технике", авторы: Данилов Р.В., Ельцова С.А. и др. (- М.: Радио и связь, 1986), схема блока управления 4 - в книге Букреева И.Н., Горячева В.И. и Мансурова Б.М. "Микроэлектронные схемы цифровых устройств" (- М.: Радио и связь, 1990. - 416 с.), а также в книге Угрюмова Е.П. "Цифровая схемотехника" (- Санкт-Петербург: изд-во "Санкт-Петербург", 2000. - 528 с.). Принцип страничной адресации описан в ряде литературных источников, например в книге Цилькера Б.Я. и Орлова С.А. "Организация ЭВМ и систем" (- М., Санкт-Петербург: "Питер", 2006. - 668 с.). Использование страничной адресации в предлагаемом устройстве приводит к изменениям в подключении адресных разрядов блока памяти 5 так, как показано на фиг.1, и не изменяет типовых схемных реализаций счетчика адресов 2, блока памяти 5 и аналого-цифрового преобразователя 3, представленных в известном устройстве и вышеприведенной литературе.

Предлагаемое устройство также может быть использовано в системах биометрической идентификации личности при наличии множества признаков распознавания со случайным характером изменения значений.

Изобретение относится к автоматике и вычислительной технике и может быть использовано в системах автоматического распознавания образов для распознавания состояний объектов по значениям их параметров. Технический результат изобретения заключается в повышении производительности устройства за счет одновременной проверки принадлежности значений диапазонов каждого признака распознавания ко всем возможным классам образов. Для достижения результата в устройство дополнительно включены многоканальный коммутатор, аналого-цифровой преобразователь, а логические элементы И выполнены в виде блока логических элементов И, причем информационный вход многоканального коммутатора является информационным входом устройства, адресные входы многоканального коммутатора подключены к выходам счетчика адресов и к адресным входам старших разрядов блока памяти, а выход многоканального коммутатора подключен к информационному входу аналого-цифрового преобразователя, выходы которого подключены к адресным входам младших разрядов блока памяти, выходы которого подключены непосредственно к информационным входам блока сдвиговых регистров и к первым входам блока логических элементов И, вторые входы которого объединены и подключены к выходу блока управления, а выходы подключены к соответствующим сдвиговым входам блока сдвиговых регистров, а вход блока управления является управляющим входом устройства. 4 ил.

Устройство для распознавания образов, содержащее блок памяти, счетчик адресов, выходы которого подключены к адресным входам блока памяти, логические элементы И, блок управления, первый, второй и третий выходы которого подключены соответственно к управляющим входам счетчика адресов, блока памяти и ко второму входу одного из логических элементов И, блок сдвиговых регистров, в котором информационные входы первых разрядов сдвиговых регистров подключены к соответствующим информационным входам блока сдвиговых регистров, сдвиговые входы сдвиговых регистров подключены к соответствующим сдвиговым входам блока сдвиговых регистров, а выходы последних разрядов сдвиговых регистров подключены к выходам блока сдвиговых регистров и являются выходами устройства, отличающееся тем, что в него дополнительно включены многоканальный коммутатор, аналого-цифровой преобразователь, а логические элементы И выполнены в виде блока логических элементов И, число которых равно числу классов распознаваемых образов, причем первые и вторые входы логических элементов И подключены к соответствующим первым и вторым входам блока логических элементов И, выходы логических элементов И являются выходами блока логических элементов И, информационный вход многоканального коммутатора является информационным входом устройства, адресные входы многоканального коммутатора подключены к выходам счетчика адресов и к адресным входам старших разрядов блока памяти, а выход многоканального коммутатора подключен к информационному входу аналого-цифрового преобразователя, выходы которого подключены к адресным входам младших разрядов блока памяти, выходы которого подключены непосредственно к соответствующим информационным входам блока сдвиговых регистров и к соответствующим первым входам блока логических элементов И, вторые входы которого объединены и подключены к третьему выходу блока управления, а выходы подключены к соответствующим сдвиговым входам блока сдвиговых регистров, четвертый выход блока управления подключен к управляющему входу аналого-цифрового преобразователя, а вход блока управления является управляющим входом устройства.