Быстродействующее устройство нечетко-логического вывода на основе дефаззификатора отношения площадей функций принадлежности c машинным обучением Российский патент 2024 года по МПК G06N5/48 G06N7/02 

Изобретение относится к области вычислительных устройств и методов машинного обучения и может быть использовано в системах и устройствах обработки информации, построенных на основе нечеткой логики.

Известно устройство дефаззификации на основе метода отношения площадей [Патент РФ №2 701 841, G06E 3/00, G06N 7/02 (аналог)].

Признаком аналога, совпадающим с существующим заявляемым устройством, является использование методов дефаззификации в структуре алгоритма нечеткого вывода для получения результирующего значения.

Недостатки указанного аналога: сложная структура устройства; невысокая скорость обработки 590 нс из-за большого числа итераций, что увеличивает время выполнения операций, тем самым снижая быстродействие.

Известно быстродействующее устройство нечетко-логического вывода на основе дефаззификатора отношения площадей функций принадлежности (Модификация 1) [Патент РФ № 2 794 059, G06N 7/02 (прототип)].

Недостатком указанного прототипа является отсутствие функции обучения.

Технической задачей изобретения является расширение функциональных свойств устройства за счет добавления функции обучения.

Техническая задача решается за счет комбинирования существующего устройства нечетко-логического вывода и модели машинного обучения на основе алгоритма “обратного распространения ошибки”.

Техническим результатом быстродействующего устройства нечетко-логического вывода на основе дефаззификатора отношения площадей функций принадлежности c машинным обучением (Модификация 1) является достижение заданного значения.

Изобретение поясняется чертежами: фиг. 1 - Быстродействующее устройство нечетко-логического вывода на основе дефаззификатора отношения площадей функций принадлежности c машинным обучением (Модификация 1); фиг. 2 - Блок генератора управляющего сигнала (БГУС); фиг. 3 - Блок фаззификации первой входной переменной (БФПВП); фиг. 4 - Блок фаззификации второй входной переменной (БФВВП); фиг. 5 - Блок формирования первой треугольной функции (БФПТФ); фиг. 6 - Блок импликации (БИ); фиг. 7 - Блок дефаззификации (БД); фиг. 8 - Блок машинного обучения (БМО); фиг. 9 - График треугольной функции принадлежности; фиг. 10 - График выходной функции принадлежности; фиг. 11 - Таблица с расчетом обучения для примера численного моделирования (Шаг 5).

Быстродействующее устройство нечетко-логического вывода на основе дефаззификатора отношения площадей функций принадлежности c машинным обучением (Модификация 1) (фиг. 1) содержит БГУС 1, БФПВП 2, БФВВП 3, БИ 4, БД 5, БМО 6, блок «Цель» 7.

Связи в быстродействующем устройстве нечетко-логического вывода на основе дефаззификатора отношения площадей функций принадлежности c машинным обучением (Модификация 1) определяются следующим образом. Выходящие сигналы «А» и «B» БГУС 1 соединены со входами БФПВП 2 и БФВВП 3 соответственно. Выходящие сигналы «А1», «А2» и «А3» блока БФПВП 2 соединены с первыми тремя входами БИ 4. Выходящие сигналы «В1», «В2» и «В3» БФВВП 3 соединены со вторыми тремя входами БИ 4. Выходящие сигналы «М1», «М2», «М3», «М4» и «М5» БИ4 соединены со входами БД 5. Первый выходящий сигнал «MAR1» БД 5 соединен с первым входом БМО 6 и является выходным сигналом быстродействующего устройства нечетко-логического вывода на основе дефаззификатора отношения площадей функций принадлежности c машинным обучением (Модификация 1). Второй выходящий сигнал «Learn_i» БД 5 соединен со вторым входом БМО 6. Выходной сигнал «Learn_i+1» БМО 6 соединен с шестым входом БД 5. Выходящий сигнал «y_target» блока «Цель» 7 соединен с входом БМО 6.

БГУС 1 (фиг. 2) содержит блок входных переменных (коэффициенты смещения) «a» 1.1 и «b» 1.3, счетчики CLCK1 1.2 и CLCK2 1.4, усилители GAIN1 1.5 и GAIN2 1.6, сумматоры ADD1 1.7 и ADD2 1.8.

Связи в БГУС 1 определяются следующим образом. Выход блока переменной «a» 1.1 соединен с первым входом сумматора ADD1 1.7. Выход счетчика CLCK1 1.2 соединен с входом усилителя GAIN1 1.5. Выход усилителя GAIN1 1.5 соединен со вторым входом сумматора ADD1 1.7. Выход блока переменной «b» 1.3 соединен с первым входом сумматора ADD2 1.8. Выход счетчика CLCK2 1.4 соединен с входом усилителя GAIN2 1.6. Выход усилителя GAIN2 1.6 соединен со вторым входом сумматора ADD2 1.8. Выходящие сигналы «А» и «B» блока из блоков ADD1 1.7 и ADD2 1.8, являются выходящими из БГУС 1 и соединены с входами БФПВП 2 и БФВВП 3 соответственно.

БФПВП 2 (фиг. 3) содержит блоки переменных «a1» 2.1, «a2» 2.2, «a3» 2.3, «a4» 2.4, «a5» 2.5, блок формирования первой треугольной функции (БФПТФ) 2.6, блок формирования второй треугольной функции (БФВТФ) 2.7, блок формирования третей треугольной функции (БФТТФ) 2.8.

Связи в БФПВП 2 определяются следующим образом. Блок переменной «a1» 2.1 соединен с первым входом БФПТФ 2.6. Блок переменной «a2» 2.2 соединен со вторым входам БФПТФ 2.6 и первым входом БФВТФ 2.7. Блок переменной «a3» 2.3 соединен с третьим входом БФПТФ 2.6, вторым входом блока БФВТФ 2.7 и первым входом БФТТФ 2.8. Блок переменной «a4» 2.4 соединен с третьим входом БФВТФ 2.7 и вторым входом БФТТФ 2.8. Блок переменной «a5» 2.5 соединен с третьим входом БФТТФ 2.8. Сигнал «А» соединен с четвертыми входами БФПТФ 2.6, БФВТФ 2.7, БФТТФ 2.8. Сигналы «А1», «А2», «А3» выходящие из БФПТФ 2.6, БФВТФ 2.7, БФТТФ 2.8 соответственно являются выходящими из БФПВП 2 и соединены с первыми 3 входами БИ 4.

БФВВП 3 (фиг. 4) содержит блоки переменных «b1» 3.1, «b2» 3.2, «b3» 3.3, «b4» 3.4, «b5» 3.5, блок формирования первой треугольной функции БФПТФ 3.6, блок формирования второй треугольной функции БФВТФ 3.7, блок формирования третей треугольной функции БФТТФ 3.8.

Связи в БФВВП 3 определяются аналогично БФПВП 2. Сигналы «В1», «В2», «В3» выходящие из БФПТФ 3.6, БФВТФ 3.7, БФТТФ 3.8 соответственно являются выходящими из БФПВП 3 и соединены с последними 3 входами БИ 4. Сигнал «В» подключается вместо сигнала «А».

БФПТФ 2.6 (фиг. 5) содержит четыре компаратора CMP 2.6.1÷2.6.4, четыре вычитателя SUB 2.6.5÷2.6.8, блок OR 2.6.9, блок AND 2.6.10, два делителя DIV1 2.6.11 и DIV2 2.6.12, константу «0» 2.6.13, два ключа SWITCH1 2.6.14 и SWITCH2 2.6.15.

Связи в БФПТФ 2.6 определяются следующим образом. Переменная «а1» соединена со вторым входом компаратора CMP1 2.6.1, вторым входом компаратора CMP3 2.6.3, вторым входом вычитателя SUB1 2.6.5 и вторым входом вычитателя SUB2 2.6.6. Переменная «а2» соединена со вторым входом компаратора CMP4 2.6.4, первым входом вычитателя SUB2 2.6.6 и вторым входом вычитателя SUB4 2.6.8. Переменная «а3» соединена со вторым входом компаратора CMP2 2.6.2, первым входом вычитателя SUB3 2.6.7 и первым входом вычитателя SUB4 2.6.8. Входной сигнал «А» соединен с первым входом компаратора CMP1 2.6.1, первым входом компаратора CMP2 2.6.2, первым входом компаратора CMP3 2.6.3, первым входом компаратора CMP4 2.6.4, первым входом вычитателя SUB1 2.6.5, вторым входом вычитателя SUB3 2.6.7. Выходные сигналы «<» и «=» компаратора CMP1 2.6.1 соединены между собой и подключены к первому входу блока OR 2.6.9. Выходные сигналы «>» и «=» компаратора CMP2 2.6.2 соединены между собой и подключены ко второму входу блока OR 2.6.9. Выходные сигналы «>» и «=» компаратора CMP3 2.6.3 соединены между собой и подключены к первому входу блока AND 2.6.10. Выходные сигналы «<» и «=» компаратора CMP4 2.6.4 соединены между собой и подключены к второму входу блока AND 2.6.10. Выходной сигнал вычитателя SUB1 2.6.5 соединен с первым входом делителя DIV1 2.6.11. Выходной сигнал вычитателя SUB2 2.6.6 соединен со вторым входом делителя DIV1 2.6.11 Выходной сигнал вычитателя SUB3 2.6.7 соединен с первым входом делителя DIV2 2.6.12. Выходной сигнал вычитателя SUB4 2.6.8 соединен со вторым входом делителя DIV2 2.6.12. Выходной сигнал блока OR 2.6.9 соединен с управляющим входом (>0) ключа SWITCH2 2.6.15. Выходной сигнал блока AND 2.6.10 соединен с управляющим входом (>0) ключа SWITCH1 2.6.14. Выходной сигнал делителя DIV1 2.6.11 соединен с первым входом (True) ключа SWITCH1 2.6.14. Выходной сигнал делителя DIV2 2.6.12 соединен со вторым входом (False) ключа SWITCH1 2.6.14. Выходной сигнал константы «0» 2.6.13 соединен с первым входом (True) ключа SWITCH2 2.6.15. Выходной сигнал ключа SWITCH1 2.6.14 соединен со вторым входом (False) ключа SWITCH2 2.6.15. Сигнал «A1» является выходящим сигналом БФПТФ 2.6, который выходит из ключа SWITCH2 2.6.15.

БФВТФ 2.7 содержит компараторы CMP 2.7.1÷2.7.4, вычитатели SUB 2.7.5÷2.7.8, блок OR 2.7.9, блок AND 2.7.10, делители DIV 2.7.11, 2.7.12, константу «0» 2.7.13, ключи SWITCH 2.7.14, 2.7.15.

Связи в БФВТФ 2.7 определяются аналогично БФПТФ 2.6, но вместо сигнала «а1» подключается сигнал «а2», вместо сигнала «а2» подключается сигнал «а3», вместо сигнала «а3» подключается сигнал «а4».

БФТТФ 2.8 содержит компараторы CMP 2.8.1÷2.8.4, вычитатели SUB 2.8.5÷2.8.8, блок OR 2.8.9, блок AND 2.8.10, делители DIV 2.8.11, 2.8.12, константу «0» 2.8.13, ключи SWITCH 2.8.14, 2.8.15.

Связи в БФТТФ 2.8 определяются аналогично БФПТФ 2.6, но вместо сигнала «а1» подключается сигнал «а3», вместо сигнала «а2» подключается сигнал «а4», вместо сигнала «а3» подключается сигнал «а5».

БФПТФ 3.6 содержит компараторы CMP 3.6.1÷3.6.4, вычитатели SUB 3.6.5÷3.6.8, блок OR 3.6.9, блок AND 3.6.10, делители DIV 3.6.11, 3.6.12, константу «0» 3.6.13, ключи SWITCH 3.6.14, 3.6.15.

Связи в БФПТФ 3.6 определяются аналогично БФПТФ 2.6, но вместо сигнала «а1» подключается сигнал «b1», вместо сигнала «а2» подключается сигнал «b2», вместо сигнала «а3» подключается сигнал «b3», вместо сигнала «А» подключается сигнал «В».

БФВТФ 3.7 содержит компараторы CMP 3.7.1÷3.7.4, вычитатели SUB 3.7.5÷3.7.8, блок OR 3.7.9, блок AND 3.7.10, делители DIV 3.7.11, 3.7.12, константу «0» 3.7.13, ключи SWITCH 3.7.14, 3.7.15.

Связи в БФВТФ 3.7 определяются аналогично БФПТФ 2.6, но вместо сигнала «а1» подключается сигнал «b2», вместо сигнала «а2» подключается сигнал «b3», вместо сигнала «а3» подключается сигнал «b4», вместо сигнала «А» подключается сигнал «В».

БФТТФ 3.8 содержит компараторы CMP 3.8.1÷3.8.4, вычитатели SUB 3.8.5÷3.8.8, блок OR 3.8.9, блок AND 3.8.10, делители DIV 3.8.11, 3.8.12, константу «0» 3.8.13, ключи SWITCH 3.8.14, 3.8.15.

Связи в БФТТФ 3.8 определяются аналогично БФПТФ 2.6, но вместо сигнала «а1» подключается сигнал «b3», вместо сигнала «а2» подключается сигнал «b4», вместо сигнала «а3» подключается сигнал «b5», вместо сигнала «А» подключается сигнал «В».

БИ 4 (фиг. 6) содержит блоки MIN 4.1÷4.9 и блоки MAX 4.10÷4.12.

Связи в БИ 4 определяются следующим образом. Входной сигнал «A1» соединен с первым входом блока MIN1 4.1, с первым входом блока MIN2 4.2, с первым входом блока MIN3 4.3. Входной сигнал «A2» соединен с первым входом блока MIN4 4.4, с первым входом блока MIN5 4.5, с первым входом блока MIN6 4.6. Входной сигнал «A3» соединен с первым входом блока MIN7 4.7, с первым входом блока MIN8 4.8, с первым входом блока MIN9 4.9. Входной сигнал «B1» соединен со вторым входом блока MIN1 4.1, со вторым входом блока MIN4 4.4, со вторым входом блока MIN7 4.7. Входной сигнал «B2» соединен со вторым входом блока MIN2 4.2, со вторым входом блока MIN5 4.5, со вторым входом блока MIN8 4.8. Входной сигнал «B3» соединен со вторым входом блока MIN3 4.3, со вторым входом блока MIN6 4.6, со вторым входом блока MIN9 4.9. Выходной сигнал из блока MIN2 4.2 соединен с первым входом блока MAX1 4.10. Выходной сигнал из блока MIN3 4.3 соединен с первым входом блока MAX2 4.11. Выходной сигнал из блока MIN4 4.4 соединен со вторым входом блока MAX1 4.10. Выходной сигнал из блока MIN5 4.5 соединен со вторым входом блока MAX2 4.11. Выходной сигнал из блока MIN6 4.6 соединен с первым входом блока MAX3 4.12. Выходной сигнал из блока MIN7 4.7 соединен с третьим входом блока MAX2 4.11. Выходной сигнал из блока MIN8 4.8 соединен со вторым входом блока MAX3 4.12. Сигналы «M1», «M2», «M3», «M4», «M5» выходящие из блоков MIN1 4.1, MAX1 4.10, MAX2 4.11, MAX3 4.12, MIN9 4.9 являются выходящими из блока БИ 4 и соединены с входами БД 5.

БД 5 (фиг. 7) содержит константу «2» 5.1, 5-ти слойный анализатор 5.2, состоящий из пяти вычитателей SUB1 5.2.1.1÷5.2.1.5, пяти блоков умножения MUL1 5.2.2.1÷5.2.2.5, сумматор ADD1 5.3, блок переменной «n» 5.4, умножитель MUL2 5.5, делитель DIV 5.6, блок переменной «Ymax» 5.7, блок переменной «Ymin» 5.8, вычитатель SUB2 5.9, умножитель MUL3 5.10, сумматор ADD2 5.11.

Связи в БД 5 определяются следующим образом. Выходной сигнал константы «2» 5.1 соединен с первыми входами вычитателей SUB1 5.2.1÷5.2.5. Сигналы «M1», «M2», «M3», «M4», «M5» соединены со вторыми входами вычитателей SUB1 5.2.1÷5.2.5 и со вторыми входами умножителей MUL1 5.3.1÷5.3.5. Выходные сигналы вычитателей SUB1 5.2.1÷5.2.5 соединены с первыми входами умножителей MUL1 5.3.1÷5.3.5. Выходные сигналы «M1`», «M2`», «M3`», «M4`», «M5`» умножителей MUL1 5.3.1÷5.3.5 соединены с входами сумматора ADD1 5.3. Выходной сигнал сумматора ADD1 5.3 соединен с первым входом делителя DIV 5.6. Выходной сигнал блока переменной «n» 5.4 соединен с первым входом умножителя MUL2 5.5. Входной сигнал «Learn_i+1» соединен со вторым входом умножителя MUL2 5.5, является выходящим из блока БД 5 и соединен со вторым входом БМО 6. Выходной сигнал умножителя MUL2 5.5 соединен со вторым входом делителя DIV 5.6. Выходной сигнал делителя DIV 5.6 соединен с первым входом умножителя MUL3 5.10. Выходной сигнал константы «Ymax» 5.7 соединен с первым входом вычитателя SUB2 5.9. Выходной сигнал константы «Ymin» 5.8 соединен со вторым входом вычитателя SUB2 5.9 и вторым входом сумматора ADD2 5.11. Выходной сигнал вычитателя SUB2 5.9 соединен со вторым входом умножителя MUL3 5.10. Выходной сигнал умножителя MUL3 5.10 соединен с первым входом сумматора ADD2 5.11. Сигнал «MAR1» выходящий из блока сумматора ADD2 5.11 является выходящим из блока БД 5 и соединен с первым входом БМО 6. Выходной сигнал «MAR1» блока БД 5 является выходящим сигналом быстродействующего устройства нечетко-логического вывода на основе дефаззификатора отношения площадей функций принадлежности c машинным обучением (Модификация 1).

БМО 6 (фиг. 8) содержит вычитатель SUB 6.1, блок переменной «w» 6.2, умножитель MUL 6.3, сумматор ADD 6.4.

Связи в БМО 6 определяются следующим образом. Входной сигнал «MAR1» соединен с первым входом вычитателя SUB 6.1. Входной сигнал «y_target» соединен со вторым входом вычитателя SUB 6.1. Выходной сигнал вычитателя SUB 6.1 соединен с первым входом умножителя MUL 6.3. Выходной сигнал блока переменной «w» 6.2 соединен со вторым входом умножителя MUL 6.3. Выходной сигнал умножителя MUL 6.3 соединен со вторым входом сумматора ADD 6.4. Входной сигнал «Learn_i» соединен с первым входом сумматора ADD 6.4. Из сумматора ADD 6.4 выходит сигнал «Learn_i+1». Выходной сигнал «Learn_i+1» блока БМО 6 является входным сигналом блока БД 5.

Принцип работы быстродействующего устройства нечетко-логического вывода на основе дефаззификатора отношения площадей функций принадлежности c машинным обучением (Модификация 1) состоит из пяти шагов. Сигналы двух переменных «A» и «B» генерируются в блоке 1 БГУС. Далее переменная «A» поступает в блок 2 БФПВП, а переменная «B» передается в блок 3 БФВВП. В блоке 2 БФПВП генерируются первые три треугольные функции «A1», «B2», «A3» (фиг. 9), а в блоке 3 БФВВП генерируются вторые три треугольные функции «B1», «B2», «B3» (фиг. 9). Треугольные функции «A1», «B2», «A3», «B1», «B2», «B3» передаются в блок 4 БИ, где подвергаются импликации. В результате, на выходе из блока 4 БИ передаются 5 переменных «M1», «M2», «M3», «M4», «M5» в блок 5 БД. В блоке 5 БД происходит процесс дефаззификации, в ходе которого, получается результирующая переменная «MAR1» и весовой коэффициент Learn. Выходом устройства является сигнал «MAR1». Результирующая переменная «MAR1» также поступает в блок 6 БМО. Выход результирующей переменной «MAR1» в быстродействующем устройстве нечетко-логического вывода на основе дефаззификатора отношения площадей функций принадлежности c машинным обучением (Модификация 1) осуществляется за 5 шагов:

Шаг 1. Генерация переменных счетчиками (фиг. 2):

(1)

(2)

где - сигнал с блока 1.2, - сигнал с блока 1.5, - сигнал с блока 1.4, - сигнал с блока 1.6, - сигнал с блока 1.1, - сигнал с блока 1.3.

Шаг 2. Формирование треугольной функции принадлежности (фиг. 3-5) по формуле:

(3)

где s - входящий сигнал A или B поступающий из блока 1 (фиг.1, фиг.3, фиг.4), x, y, z - сигналы значений, хранящиеся в блоках 2.1÷2.5 и 3.1÷3.5. Переменные x, y, z подбираются в зависимости от требуемого вида треугольной функции принадлежности, изображённой на фиг. 9. В результате этой операции на выходе блока БФПВП формируются три выходных сигнала «A1», «A2» и «A3», а на выходе блока БФВВП «B1», «B2», и «B3» (фиг. 9). Пример их расчета представлен ниже (шаг 2).

Шаг 3. Сигналы «A1», «A2», «A3», «B1», «B2», «B3» поступают с выходов БФПВП, БФВВП на входы БИ. Процесс импликации (фиг. 6) входящих переменных вычисляется по установленным нечетким правилам:

(4)

(5)

(6)

(7)

(8)

Выходными сигналами блока являются M1, M2, M3, M4, M5, причем переменная M1 вычисляется в блоке 4.1, M2 вычисляется в блоке 4.10, M3 вычисляется в блоке 4.11, M4 вычисляется в блоке 4.12, M5 вычисляется в блоке 4.9.

Шаг 4. Процесс дефаззификации (фиг. 7). Определение выходного значения после дефаззификации на основе метода отношения площадей функций принадлежности согласно формуле (9):

где - значение сигнала передающееся из БИ 4, - число выходных нечетких функций принадлежности (n = 5) (фиг. 10), Learn_i+1 - весовой коэффициент (по умолчанию 1), - сигнал с блока 5.4, - сигнал с блока 5.5 (фиг. 10: Y_max = 250, Y_min = 210).

Для нахождения разницы и на входы блока вычитания SUB2 5.9 подаются входные сигналы и . Для расчета уравнения 9 на вход вычитателя SUB2 5.9 подаются десятиразрядные значения и . На первый вход умножителя MUL3 5.10 подается значение, полученное на выходе делителя DIV 5.6, и на второй вход умножителя MUL3 5.10 подается значение выхода вычитателя SUB2 5.9, определяющее величину области определения выходной функции принадлежности. Выход умножителя MUL3 5.10 соединен со входом сумматора ADD2 5.11. На второй вход сумматора ADD2 5.11 подается значение . На выходе сумматора ADD2 5.11 рассчитывается выходное десятиразрядное значения после дефаззификации на основе метода отношения площадей функций принадлежности .

Шаг 5. Процесс машинного обучения (фиг. 8). Расчет значения переменной Learn_i+1 для следующей итерации формулы (9) происходит по формуле (10):

, (10)

где, w - скорость обучения (по умолчанию 0.04), T - пороговый коэффициент (по умолчанию 0.01) (фиг. 8, блок 6.2), y_target - ожидаемое выходное значение после дефаззицикации.

Пример численного моделирования работы Быстродействующего устройства нечетко-логического вывода на основе дефаззификатора отношения площадей функций принадлежности c машинным обучением (Модификация 1).

Шаг 1. Рассчитывается управляющий сигнал с помощью формул (1) и (2). Пусть , , , , . Тогда:

;

Шаг 2. Далее по формуле (3) считаются участки треугольных функции. С учетом, что , , , , , , , , , , , , тогда для обработки функций принадлежности производится вычисление:

Случаи , , , , считаем аналогично.

Шаг 3. Процесс импликации входящих переменных вычисляется по установленным нечетким правилам по формулам (4), (5), (6), (7), (8):

Шаг 4. Определение выходного значения после дефаззификации на основе метода отношения площадей функций принадлежности производится по формуле (9). Пусть , , :

.

Шаг 5. Процесс расчета значения переменной Learn_i+1 выполняется по формуле (10). Пусть y_target = 230. На фиг. 11 представлена таблица с вычислениями, которая состоит из 7-ми шагов.

Таким образом, быстродействующее устройство нечетко-логического вывода на основе дефаззификатора отношения площадей функций принадлежности c машинным обучением (Модификация 1) позволяет расширить функциональные свойства устройства за счет применения машинного обучения.

Изобретение относится к области вычислительной техники и может быть использовано в устройствах обработки информации, построенных на основе нечеткой логики. Техническим результатом является генерация и преобразование входных данных в единственное четкое значение на выходе нечетко-логической системы. Устройство содержит блок генератора формирования управляющего сигнала (БГУС), блок фаззификации первой входной переменной (БФПВП), блок фаззификации второй входной переменной (БФВВП), блок импликации (БИ), быстродействующий дефаззификатор (БД), блок машинного обучения (БМО) и блок «Цель». 11 ил.

Быстродействующее устройство нечетко-логического вывода на основе дефаззификатора отношения площадей функций принадлежности с машинным обучением, отличающееся тем, что содержит блок генератора управляющего сигнала, выходы которого соединены с входами блока фаззификации первой входящей переменной и блока фаззификации второй входящей переменной, три выхода каждого из которых соединены с шестью входами блока импликации, пять выходов которого соединены с пятью входами блока дефаззификации, первый выход блока дефаззификации, на котором формируется результирующая переменная, соединен с первым входом блока машинного обучения, предназначенного для формирования весового коэффициента Learn_i-1, используемого для следующей итерации определения выходного значения результирующей переменной, и является выходом устройства, другой выход блока дефаззификации, на котором формируется весовой коэффициент Learn_i для текущей итерации определения выходного значения результирующей переменной, соединен с другим входом блока машинного обучения, выход блока «Цель», содержащего ожидаемое выходное значение дефаззификатора «y_target», соединен еще с одним входом блока машинного обучения, выход блока машинного обучения, на котором формируется весовой коэффициент Learn_i+1 для следующей итерации определения выходного значения результирующей переменной, соединен с входом блока дефаззификации.