Быстродействующий дефаззификатор с использованием треугольных функций принадлежности Российский патент 2021 года по МПК G06F3/00 G06N7/02 

Изобретение относится к области вычислительных устройств и программных алгоритмов и может быть использовано в системах и устройствах обработки информации, построенной на основе нечеткой логики.

Известно устройство оптоэлектронного дефаззификатора, предназначенного для оптических систем обработки информации, полученной на основе непрерывной (нечеткой) логики [Патент РФ №2 408 052, G06E 3/00 (аналог)].

Признаком аналога, совпадающими с существующим заявляемым устройством, является использование нечеткой логики в алгоритме расчета, и наличие этапа дефаззификации в его структуре.

Недостаток описанного устройства заключается в невысокой скорости обработки данных 10^-5 - 10^-6 сек, а также отсутствием аддитивности, из-за применения методов дефаззификации первого и последнего максимумов.

Известно устройство дефаззификации для дефаззификации результирующей переменной в нечетком выводе на основе модели Мамдани [Патент РФ №2 701 841, G06E 3/00, G06N 7/02 (прототип)].

Признаком прототипа, совпадающими с существующим заявляемым устройством, является использование применения дефаззификации в структуре алгоритма нечеткого вывода для получения результирующего значения.

Недостатки указанного прототипа: невысокая скорость обработки 590 нс, большое число итераций и сложная структура устройства.

Техническая задачей изобретения является повышение вычислительной производительности процесса дефаззификации до 160 нс и упрощение структуры устройства.

Техническая задача решается за счет исключения операции нахождения ширины верхнего основания усечённых входных функций принадлежности, что позволяет обеспечить повышение быстродействия и упростить структуру устройства.

Техническим результатом быстродействующего дефаззификатора с использованием треугольных функций принадлежности является преобразование входных данных в единственное четкое значение на выходе нечетко-логической системы. В структуре устройства использован 5-слойный анализатор, позволяющий проводить параллельные расчет по входной информации о степенях принадлежности входных переменных, используемых в предпосылках нечеткого вывода.

В 5-слойный анализатор быстродействующего дефаззификатора с использованием треугольных функций принадлежности введены блоки: пять блоков логического вычитания SUB1, пять блоков умножения MULT1.

Изобретение поясняется чертежами: фиг. 1 – Быстродействующий дефаззификатор с использованием треугольных функций принадлежности; фиг. 2 - Функции принадлежности выходной переменной; фиг.3 - Функции принадлежности выходной переменной после агрегации; фиг. 4 – Схема входных и выходных параметров быстродействующего дефаззификатора с использованием треугольных функций принадлежности; фиг. 5 – Результаты моделирования в программе ISE Design v.14.7, написанной на языке программирования VHDL.

Быстродействующий дефаззификатор с использованием треугольных функций принадлежности содержит 5-слойный анализатор 1, состоящий из пяти блоков памяти ROM 2.1÷2.5, пяти блоков максимума MAX 3.1÷3.5, пяти блоков хранения REG 4.1÷4.5, пяти блоков вычитания SUB1 5.1÷5.5, пяти блоков умножения MULT1 6.1÷6.5, сумматор ADD1 7, вычитатель SUB2 8, умножитель MULT2 9, делитель DIV 10, умножитель MULT3 11, вычитатель SUB3 12, сумматор ADD2 13.

Связи в быстродействующем дефаззификаторе с использованием треугольных функций принадлежности между блоками определяются следующим образом. Входы блока памяти ROM 2.1÷2.5 5-слойного анализатора 1 соединены с входными сигналами Y₁[8:0], Y₂[8:0], Y₃[8:0], Y₄[8:0], Y₅[8:0]. Выход блоков памяти ROM 2.1÷2.5 соединены с входами блоков максимума MAX 3.1÷3.5 и входами блоков хранения REG 4.1÷4.5. Вторые входы блоков MAX 3.1÷3.5 соединены с выходами блоков хранения REG 4.1÷4.5. Выходы «>» блоков максимума MAX 3.1÷3.5 соединены с входами записи «w» блоков хранения REG 4.1÷4.5. Выходы блоков хранения REG 4.1÷4.5 соединены с входами блоков вычитания SUB1 5.1÷5.5 и с блоками умножения MULT1 6.1÷6.5, вторые входы блоков вычитания SUB1 5.1÷5.5 соединены с константой “2”. Выходы блоков SUB1 5.1÷5.5 соединены с вторыми входами блоков MULT1 6.1÷6.5, третьи входы блоков MULT1 6.1÷6.5 соединены с выходом блоков SUB2 8. Выходы блоков MULT1 6.1÷6.5 соединены с входами сумматора ADD1 7, выход сумматора ADD1 7 соединен со сходом блока деления DIV 10. Второй вход делителя DIV 10 соединён с выходом блока умножения MULT2 9, входы которого соединены с константой “5” и выходом блока вычитания SUB2 8, входы которого соединены с входными сигналами A₁[9:0] и A₂[9:0]. Входы блока вычитания SUB3 12 соединены с входными сигналами A₁[9:0] и A₃[9:0]. Первый вход блока умножения MULT3 11 соединены с выходом делителя DIV 10, второй вход соединен с выходом блока вычитания SUB3 12. Выход блока умножения MULT3 11 соединен с первым входом сумматора ADD2 13. Входной сигнал A₁[9:0] соединен со вторым входом сумматора ADD2 13. Выход сумматора ADD2 13 является выходным сигналом быстродействующего дефаззификатора с использованием треугольных функций принадлежности.

Принцип работы быстродействующего дефаззификатора с использованием треугольных функций принадлежности состоит из 5 шагов. Входными данными (фиг. 4) в устройстве дефаззификации на основе метода отношения площадей является пять множеств Y₁[8:0], Y₂[8:0], Y₃[8:0], Y₄[8:0], Y₅[8:0], c данными о степенях принадлежности α функций принадлежности выходной переменной после агрегации (фиг.3); A₁[9:0] - точка начала нижнего основания первой выходной функции принадлежности и начальное значение области определения функций принадлежности выходной переменной; A₂[9:0] – точка конца нижнего основания первой выходной функции принадлежности; A₃[9:0] – конечное значение области определения функции принадлежности выходной переменной.

Y₁[8:0], Y₂[8:0], Y₃[8:0], Y₄[8:0], Y₅[8:0] поступают в 5-слойный анализатор 1 (фиг. 1) для определения площади каждого усеченного терма следующим образом: девятиразрядное значение Y₁[8:0] на вход блока памяти ROM 2.1 первого слоя логического анализатора; девятиразрядное значение Y₂[8:0] на вход блока памяти ROM 2.2 второго слоя; девятиразрядное значение Y₃[8:0] на вход блока памяти ROM 2.3 слоя три; девятиразрядное значение Y₄[8:0] на вход памяти блока памяти ROM 2.4 четвертого слоя; девятиразрядное значение Y₅[8:0] на вход блока памяти ROM 2.5 пятого слоя. Выполнение операций описано для пятого слоя. Операции, выполняемые в первом, втором, третьем и четвертом слоях, имеют ту же последовательность выполняемых действий. Выход результирующей переменной Result[9:0] в быстродействующем дефаззификаторе с использованием треугольных функций принадлежности осуществляется за 5 шагов:

Шаг 1. Расчёт общей площади функций принадлежности выходной переменной S_общ выполняется по формуле (1):

(1)

где n – число термов функции принадлежности выходной переменной (n = 5), B₁ = A₂ - A₁ – длина основания первой функции принадлежности выходной переменной.

Для выполнения данной операции, на вход вычитателя SUB2 8 подаются два десятиразрядных значения входных сигналов A₁[9:0] и A₂[9:0]. В результате на выходе вычитателя SUB2 8 вычисляется десятиразрядное значение B₁[9:0]. Полученное значение B₁[9:0] с выхода вычитателя SUB2 8 подается на первый вход умножителя MULT2 9. На второй вход умножителя MULT2 9 подается переменная n равная константе “5”. Операция деления на два на выходе умножителя MULT2 9 организована следующим образом. В частое записываются только самые старшие биты S_общ [12:1], а не все 13-ти разрядное число S_общ [12:0], полученное после операции умножения в умножителе MULT2 9. В результате на выходе умножителя MULT2 9 рассчитывается общая площадь пяти функций принадлежности выходной переменной S_общ [12:1].

Шаг 2. Расчет высот треугольных функций принадлежности выходной переменной после агрегации выполняется по формуле (2):

(2)

где supp (супстремум) – множество данных в диапазоне значений, где степень принадлежности α отлично от нуля; A_i1 – начальное значение диапазона supp; A_i2 – конечное значение диапазона supp.

Выходная переменная в нечеткой системе задана 5-ю треугольными функциями принадлежности Y^’_i (фиг. 2). Функции принадлежности после агрегации Y_i (фиг. 3) содержат данные о степенях принадлежности α в диапазоне [0;1], где i = 1…5.

Тогда в пятом слое формула 2 имеет вид:

(3)

где A₅₁ - начальное значение диапазона supp для пятой функции принадлежности, A₅₂ - конечное значение диапазона supp для пятой функции принадлежности.

Для расчета высоты треугольной функции по формуле (3) в устройстве дефаззификации на основе метода отношения площадей данные с выхода блока памяти ROM 2.5 передаются поэлементно в блок максимума MAX 3.5. В блоке MAX 3.5 выполняется сравнение полученного девятиразрядного значения из блока памяти ROM 2.5 с девятиразрядным значением из блока хранения REG 4.5. Первое значение в блоке хранения REG 4.5 равно “0”. В случае, если текущее значение из блока памяти ROM 2.5 больше значения из блока хранения REG 4.5, то на выходе «>» блока максимума MAX 3.5 формируется значение логической “1”. Оно передается на вход «w» блока хранения REG 4.5, и открывает его вход для записи значения с выхода блока памяти ROM 2.5 в блок хранения REG 4.5. Хранимое значение в блоке хранения REG 4.5 понимается как значение высоты h₅[8:0]. После перебора всех элементов из блока памяти ROM 2.5 в блоке хранения REG 4.5 храниться девятиразрядное значение высоты h₅[8:0] пятой функции принадлежности.

Шаг 3. Определение общей площади усеченных треугольных функций принадлежности выходной переменной проводится по формулам (3) и (4):

(4)

(5)

где S_1n – площадь n-й функции принадлежности выходной переменной, S₂ – общая сумма площадей усеченных функций принадлежности выходной переменной.

Для пятого слоя формула 4 имеет вид:

(6)

Для получения площади пятой функции принадлежности выходной переменной S₅[16:1] необходимо рассчитать разность константы “2” и значения h₅[8:0] подав эти сигналы на вход блока вычитания SUB1 5.5. Затем результат разности подать на выход блока умножения MULT1 6.5, на входы которого также необходимо подать значения h₅[8:0] и B₁[9:0]. Для вычисления значения B₁[9:0], необходимо рассчитать разность между входными сигналами A₂[9:0] и A₁[9:0], подав их на выходы блока SUB2 8.

В блоке умножения MULT1 6.5 выполняется операция умножения значений h₅[8:0] и B₁[9:0] и выхода блока SUB1 5.5. Операция деления на два на выходе блока умножения MULT1 6.5 организована с помощью операции сдвига разрядов на одну единицу. Значение S₅ [16:1] будет подано на вход сумматора ADD1 7.

После выполнения расчета площади функций принадлежности выходной переменной S₁[16:1], S₂[16:1], S₃[16:1], S₄[16:1] в оставшихся четырех слоях 5-слойного анализатора 1 аналогичным образом, они поступают в сумматор ADD1 7, на выходе которого формируется семнадцатиразрядное значение общей площади усеченных термов функции принадлежности выходной переменной S_осп [16:0], рассчитанное по формуле 5.

Шаг 4. Расчет отношения площадей S_осп и S_общ выполняется по формуле (7):

(7)

Для этого в быстродействующем дефаззификаторе с использованием треугольных функций принадлежности с выхода сумматора ADD1 7 полученное значение общей площади усеченных термов функции принадлежности выходной переменной S_осп[16:0] подается на вход делителя DIV 10, в котором производится операция деления на значение выхода умножителя MULT2 9, в котором рассчитано значение S_общ[12:1]. В результате на выходе делителя DIV 10 вычисляется семнадцатиразрядная величина D[16:0].

Шаг 5. Определение выходного значения после дефаззификации на основе метода отношения площадей согласно формуле (8):

(8)

Для нахождения разницы A₃[9:0] и A₁[9:0] на входы блока вычитания SUB3 12 подаются входные сигналы A₃[9:0] и A₁[9:0]. Для расчета уравнения 8 на вход вычитателя SUB3 12 подаются десятиразрядные значения A₁[9:0] и A₃[9:0]. На вход умножителя MULT3 11 подается значение выхода вычитателя SUB3 12, определяющее величину области определения выходной функции принадлежности, и на второй вход умножителя MULT3 11 подается D[16:0], полученное на выходе делителя DIV 10. Выход умножителя MULT3 11 соединен с входом сумматора ADD2 13. На второй вход сумматора ADD2 13 подается значение A₁. На выходе сумматора ADD2 13 рассчитывается выходное десятиразрядное значения после дефаззификации на основе метода отношения площадей Result [9:0].

Пример численного моделирования работы быстродействующего дефаззификатора с использованием треугольных функций принадлежности.

Шаг 1. Рассчитывается общая площадь функций принадлежности выходной переменной. Пусть A₁ = 0, А₂ = 40 и А₃ = 120 (фиг.2), B₁ = А₂ – A₁ = 40, количество функций принадлежности выходной переменной n = 5. Тогда по формуле (1) S_общ равно:

Шаг 2. Высоты треугольных усеченных функций принадлежности (фиг. 3) рассчитываются согласно формуле (2):

h₁ = 0, h₂ = 0, h₃ = 0,25, h₄ = 0,35, h₅ = 0,65.

Шаг 3. Площадь усеченных функций принадлежности рассчитывается по формуле (4):

Общая суммарная площадь усеченных функций принадлежности выходной переменной определяется по формуле (5):

Шаг 4. Отношение общей площади усеченной функции принадлежности к общей площади выходной функции принадлежности рассчитывается согласно формуле (7):

Шаг 5. Выходное значения после дефаззификации на основе метода отношения площадей рассчитывается по формуле (8):

Проведено моделирование в программе ISE Designer, написанной на языке программирования VHDL, показывающее быстродействие устройства дефаззификации на основе метода отношения площадей составляет порядка 160 нс. (фиг. 5).

Таким образом, быстродействующий дефаззификатор с использованием треугольных функций принадлежности позволяет определять единственное значение после дефаззификации и обеспечивает быстродействие до 160 нс.

Изобретение относится к области вычислительных устройств. Техническим результатом является повышение вычислительной производительности процесса дефаззификации до 160 нс и упрощение структуры устройства. Быстродействующий дефаззификатор с использованием треугольных функций принадлежности содержит сумматор ADD1, вычитатель SUB2, умножитель MULT2, делитель DIV, умножитель MULT3, вычитатель SUB3, сумматор ADD2, а также 5-слойный анализатор, состоящий из пяти блоков памяти, пяти блоков максимума, пяти блоков хранения, пяти блоков вычитания, пяти блоков умножения, два блока сложения, два блока вычитания, два блока умножения, блок деления. 5 ил.

Быстродействующий дефаззификатор с использованием треугольных функций принадлежности, содержащий сумматор ADD1, вычитатель SUB2, умножитель MULT2, делитель DIV, умножитель MULT3, вычитатель SUB3, сумматор ADD2, отличающийся тем, что введён пятислойный анализатор, состоящий из пяти блоков памяти ROM, пяти блоков максимума MAX, пяти блоков хранения REG, пяти блоков вычитания SUB1, пяти блоков умножения MULT1, входные сигналы Y₁, Y₂, Y₃, Y₄, Y₅ соединены с блоками памяти ROM, выходы блоков памяти ROM соединены с первыми входами блоков максимума MAX и первыми входами блоков хранения REG, выходы блоков хранения REG соединены со вторыми входами блоков максимума MAX, выходы блоков максимума MAX соединены с входами «w» блоков хранения REG, выходы блоков хранения REG соединены со вторыми входами блоков вычитания SUB1, константа «2» соединена с первыми входами блоков вычитания SUB1, выходы блоков вычитания SUB1 соединены с первыми входами блоков умножения MULT1, выходы блоков хранения REG соединены со вторыми входами блоков умножения MULT1, выход вычитателя SUB2 соединен с третьими входами блоков умножения MULT1, выходы блоков умножения MULT1 соединены с сумматором ADD1, выходы сумматора ADD1 соединены с первым входом делителя DIV, выход умножителя MULT2 соединен со вторым входом делителя DIV, выход вычитателя SUB2 соединен с первым входом умножителя MULT2, константа «5» соединена со вторым входом умножителя MULT2, входной сигнал А₂ соединен с первым входом вычитателя SUB2, входной сигнал А₁ соединен со вторым входом вычитателя SUB2, выход делителя DIV соединен с первым входом умножителя MULT3, входной сигнал А₃ соединен с первым входом вычитателя SUB3, входной сигнал А₁ соединен со вторым входом вычитателя SUB3, выход вычитателя SUB3 соединен со вторым входом умножителя MULT3, выход умножителя MULT3 соединен с первым входом сумматора ADD2, входной сигнал А₁ соединен со вторым входом сумматора ADD2, выход сумматора ADD2 является выходным сигналом быстродействующего дефаззификатора с использованием треугольных функций принадлежности.