Устройство для ввода-вывода аналоговых сигналов Советский патент 1983 года по МПК G06F3/04 

блока, выход соединен с третьим входом второго элемента 2И-ИЛИ и через третий одновибратор - с четвертым входом третьего элемента 2И-ИЛИ, выход которого подключен к второму входу второго распределителя импульсов, выход первого одновибратора подключен к третьему входу первого, к четвертому входу второго и через четвертый одновибратор - к четвертому входу первого элемента 2И-ИЛИ, выходная шина первого распределителя импульсов является первой выходной шиной блока, один из разрядов которой соединен с первым и вторым входами четвертого элемента 2И-ИЛИ, третий вход которого подключен к выходу первого элемента 2И-ИЛИ, а . выход является восьмым выходом блока, выходы первого, второго элементов и, пятого, шестого одновибраторов и второго элемента 2И-ИЛИ являются вторым, первым, пятым, седьмыми третьим выходами блока соответственно, выходная шина второго распреелителя импульсов является второй выходной шиной блока, один из разядов которой через седьмой одновибратор подклйчен к четвертому входу четвертого элемента 2И-ИЛИ и к третьему входу.первого триггера, неинвертирующий выход второго триггера соединен с входом пятого одновибратора и является четвертым выодом блока, инвертирующий выход второго триггера соединен с входом естого одновибратора, с третьим ходом второго триггера и является выходом блока,

3. Устройство по п. 1, о т л иа ющ е е ся тем, что первый коммутатор содержит группу мультиплек соров, образующих матрицу со столбцами по числу разрядов второй входной адресной и второй входной шин данных коммутатора и со строками по числу разрядов первой входной адресной и первой входной шин данных коммутатора, первые, вторые, третьи и четвертые входы мультиплексоров группы являются первым и вторым входами коммутатора соответственно, пятые и шестые входы мультиплесоров каждой строки являются разрядами второй входной адресной и первой входной шин данных коммутатора соответственно, седьмые и восьмые входы мультиплексоров каждого столбца являются разрядами второй входной шины данных и второй входной адресной шины коммутатора соответственно, выходы мультиплексоров являются разрядами входной шины коммутатора.

4. Устройство по п. 1, отличающееся тем; что второй коммутатор содержит первый и второй дешифраторы и узел элементов 2И-ИЛИ первая и вторая входные шины которого являются первой и второй входными шинами данных коммутатора, выходная шина подключена к первым входным шинам первого и второго дешифраторов вторые входные и выходные шины которых являются первой входной адресной шиной, первой выходной шиной, второй входной адЁесной шиной и второй выходной шиной коммутатора соответственно, управляющие входа узла элементов 2И-ИЛИ и первого, второго дешифраторов являются первым и вторым входами коммутатора соответственно.

1. УСТРОЙСТВО ДЛЯ ВВОДА-ВЫВОДА АНАЛОГОВЫХ СИГНАЛОВ, содержа-щеё канал ввода-вывода, входная и. выходная шины которого подключены к, первым входной и выходной шинам блока . сопряжения, генератор импульсов, цифро-аналоговый и аналого-цифровой преобразователи, первые выход цифроаналогового и вход аналого-цифрового преобразователей являются выходом и входом устройства соответственно, отличающееся тем, что, с целью повышения точности , в него введены первый и второй блоки памятя, первый и второй коммутаторы и блок управления, входы которого с первого по шестой соединены с выходами генератора импульсов, аналого-цифрового и вторым выходом цифро-аналогового преобразователей, с первым, вторым и третьим выходами блока сопряжения соответственно, а .выходы с первого по восьмой подключены к входу цифроаналогового, второму входу аналого-цифрового преобразователей , первому входу первого .коммутатора, первым и BTOpHbfi входам первого и второго блоков памяти-и к входу блока сопряжения соответственно, первая и вторая выходные шины блока управления соединены с первыми и. вторыми входныг-м адресными шинами первого и второго коммутаторов соответственно, выходная шина первого коммутатора соединена с входными шинами первого и второго блоков памяти, первая и вторая входные шины данных первого коммутатора соединены с выходной шиной аналогоцифрового преобразователя и блока сопряжения соответственно, шестой выход блока управления подключен к первому входу второго коммутатора, второй вход которого соединен с вторым входом первого коммутатора и первым выходом блока сопряжения, а первая и вторая входные шины - с выходными шинами первого и второго блоков памяти соответственно, первая и вторая выходные шины - с второй йходнрй i шиной блока сопряжения и, цифроана- логового преобразователя соответст(Л венно. 2. Устройство по п. 1, о т л ич а ю щ-ее с я .тем, что блок управления содержит с первого по седьмой одновибраторы, первый и второй триггеры , первый и второй распределители импульсов, первый и второй элементы И, с первого по четвертый элементы 2И-ИЛН, первые входы элементов И являются первым входом блока, вторые входы соединены с выходом ел первого и с первым входом второго со триггеров, третьи входы подключены к первым и вторым входам первого,втоО) рого и третьего элементов 2И-ИЛИ и со являются четвертым входом блока, вход первого одновибратора соединен с первыми входами первых триггера и распределителя импульсов и являет-, ся шестым входом блока, второй вход второго триггера подключен к первому входу второго распределителя импульсов, к второму входу первого триггера, к второму входу первого распределителя импульсов и является пятым входом блока, третий вход третьего элемента 2И-ИЛИ является третьим входом блока, вход второго одновибратора является вторым входом .

1

Изобретение относится к вычислительной технике и. может быть использовано для ввода-вывода аналоговых сигналив в ЭВМ.

Известно устройство для вводавывода аналоговых сигналов в ЭВМ, содержащее аналого-цифровой преобразователь (.АЦП), цифро-аналоговый преобразователь (.ЦАП , блок сопряжения с шинами данных и управления ЭВМ, собственно ЭВМ (.центральный процессор, оперативное запоминающее устройство, порты ввода-выводаД1.

Устройство позволяет вводить и выводить слова АЦП-ЦАП, разрядность которых не превосходит разрядности шин ввода-вывода при скорости передачи, не превышающей скорости порта ввода-вывода.

Наиболее близким по технической сущности к предлагаемому является устройство для ввода-вывода аналоговых сигналов в ЭВМ, содержащее

канал ввода-вывода, блок сопряжения, АЦП, ЦАП и генератор импульсов. Канал ввода-вывода соединен с б,локом сопряжения своими входной и выходной шинами, выход генератора импульсов подключен к тактовым входам ЦАП и АЦП, которые своими управляющими выходами подключены к блоку , сопряжения, аналоговые вход и выход АЦП и ЦАП являются, соответственно,

входом и выходом всего устройства, а входная и выходная шины данных ЦАП и АЦП соединены с выходной и входной шинами блока сопряжения соответственно С2Д. Недостатком известного устройства является точность, связанная с о раничением разрядности вводимого и выводимого кода отсчета аналоговой величины при заданной максимальной скорости ввода-вывода и малой разря ностью шин данных канала. Цель изобретения - повышение точ ности устройства. Указанная цель достигается тем, что в устройство для. ввода-вывода аналоговых: сигналов, содержащее канал ввода-вывода, .входная и выход ная шины которого подключены к первым входной и выходной.шинам блока сопряжения, ге нератор импульсов, цифро-аналоговой и аналого-цифровой преобразователи, первые выход цифро анёшогового и вход аналого-цифровог преобразователей являются выходом и входом устройства соответственно, введены первый и второй блоки памят первый и второй коммутаторы и блок управления, входы которого с первого по шестой соединены с выходами г нератора импульсов, аналого-цифрово го и вторым выходом цйфроаналогового преобразователей, с первым, вторым и третьим выходами блока сопряжения соответственно а выходы с первого, по восьмой подключены к вхо ду цифроа-налогового,. второму входу аналого-цифровогопреобразователей, первому входу первого коммутатора, первым и вторым входам первого и втор.ого блоков памяти и к-входу блока сопряжения сортветственно, пе вая и вторая выходные шины блока упрсшления соединены с первыми и вторыми входными адресными шинами первого и второго коммутаторов соответственно, выходная шина первого коммутатора соединена с входными шинами Первого и второго .блоков пё1мяти, первая и вторая входные шины данных первого коммутатора сое динены с выходной шиной аналого-циф рового преобразователя и блока сопр жения сортветственно, шестой выход блока управления подключен к первом входу второго коммутатора, второй вход которого соединен с вторым входом первого комглутатора и первым ВЕлходом блока сопряжения, а первая и вторая входные шины - с выходными шинс1ми первого и второго блоков памяти соответстэенно, первая и вторая выходные шины - с второй вхо ной шиной блока сопряжения и цифроаналогового преобразрвателя соответ ственно. Блок управления содержит с первого .по седьмой одновибраторы, первый и второй триггеры, первый и второй распредел.ители импульсов, первый и второй элементы И, с первого по четвертый элементы 2И-ИЛИ, первые входы элементов И являются первым входом блока, вторые входы соединены с выходом первого и с первым входом второго триггеров, третьи входы подключены к первым и вторым входам первого, второго и третьего элементов 2И-ИЛИ и явл ;ются четвертым входом блока, вход первого одновибратора соединен с первыми входами первых триггера и распределителя импульсов и является шестым входом блока, второй вход второго триггера подключен к первому входу второго распределителя импульсов, к второму входу первого триггера, к второму входу первого распределителя импульсов и является пятым входом блока, третий вход третьего элемента 2И-ИЛИ является третьим входом блока, вход второго одновибратора является вторым входом блока, выход соединен с третьим входом второго элемента 2И-ИЛИ и через третий одновибратор с четвертым входом третьего элемента 2И-ИЛИ, выход которого подключен к второму входу второго распределителя импульсов, выход первого одновибратора подключен к третьему входу первого, к четвертому входу второго и через четвертый одновибратор - к четвертому входу первого элемента 2И-ИЛИ, выходная шина первого распр.еделителя импульсов является перёой выходной ШИНОЙ блока, один из разрядЬв которой соединен с первым и вто-рым входами четвертого элемента 2И-ИЛИ, третий вход которого подключен к выходу первого элемента 2И-ИЛИ, а выход является восьмым выходом блока, выходы первого, второго элементов И, пятого, шестого одновибраторов и второго элемента 2И-ИЛИ являются вторым, первым, .пятым,седьмым и третьим выходами блока соответственно, выходная шина второго распределителя импульсов является второй выходной шиной блока, один из раз-. рядов которой через седьмой одновибратор подключен к четвертому входу четвертого элемента 2И-ИЛИ и к третьему входу первого триггера, неинвертйруюЕдай выход-второго триггера соединен с входом пятого одновибратора и является, четвертым выходом блока, инвертирукяций выход второго триггера соединен с входом шестого одновибратора, с третьим входом второго триггера и является шестым выходом блока. Кроме того, первый коммутатор содержит группу мультиплексоров, образующих матрицу со столбцами по числу разрядов второй входной адресной и второй входной шин данных коммутатора и со строками по числу разрядов первой входной адресной и первой входной шин данных коммутатора, первые, вторые, третьи и четвер тые входы мультиплексоров группы -являются первым и вторым входами коммутатора соответственно, пятые и шестые входы мультиплексоров каждой строки являются разрядами п вой входной адресной и первой вход ной шин данных коммутатора соответ венно, седьмые и восьмые входы мул типлексоров каждого столбца являют ся разрядами второй входной шины данных и,второй входной адресной шины коммутатора соответственно, выходы мультиплексоров являются ра рядами выходной шины коммутатора. j Второй коммутатор содержит перв и второй дешифраторы и узел элемен тов 2И-ИЛИ, первая и вторая входны шины которого являются первой и второй входными шинами данных комму татора, выходная шина подключена к первым входным шинам первого и второго дешифраторов, вторые входны и выходные шины которых являются первой входной адресной шиной, первой выходной шиной, второй входной адресной шиной и второй выходной шиной коммутатора соответственно, управляющие входы узла элементов 2И-ИЛИ и первого, второго дешифраторов являются первым и вторым вход ми коммутатора соответственно. На фиг. 1 представлена схема предлагаемого устройства; на фиг.2схема блока управления, на фиг. 3 схема первого кOMiviyтатора, на фиг. 4 схема второго коммутатора, на фиг.5 схема блока памяти на фиг. 6 - схе ма первого дешифратораj на фиг. 7 схема второго дешифратора, на фиг.8 схема блока сопряжения, на фиг. 9 схема ячейки памяти, на фиг. 10 и 11 - временные диаграммы сигналов для режимов На ЭВМ и От ЭВМ. Устройство содержит канал 1 ввода-вывода, блок 2 сопряжения, анало го-цифровой и цифро-аналоговый преобразователи 3 и 4, генератор 5 импульсов, первый и второй блоки 6 и Gg памяти, блок 7 управления, первый и второй коммутаторы 8 и 9, с первого по седьмой одновибра торы 10-J , с первого по третий триггеры 113 первый и второй распределители 12 . и 122 импульсов, с первого по шестой элементы И 13 -13 с первого по пятый элементы 2Й-ИЛИ группу мультиплексоров ;;|g, первый и вто рой дешифраторы 16 и 16 узел элементов 2И-ИЛИ 17, группу ячеек 18;,- ISg хранения, первый и второй шинные формирователи 19 и 192, шифратор 20 адреса, формирователь 21 импульса, шифратор 22, переключатель 23 режима, переключатель Сброс 232, разрядные линии строк и столбцов выходной шины узла 17, 24 -24дИ 2E,f диаграммы напряжений блока 7 управления.на шестом входе 26, восьмом выходе 27, на разрядных линиях первой выходной шины выходе первого триггера 29, входах с первого по третий. 30-32, на разрядных линиях второй выходной шины 33g, на четвер- . том, шестом, пятом и седьмом выходах 34 - 38, третьем выходе 39, диаграмма данных на выходной шине блока 40 сопряжения, моменты смены состояний I, м , fii , номера воздействующих импульсов N Формирователь 19 выполнен в виде набора элементов И, по одному на каждую линию входной ишны, которые сгруппированны в соответствии с линейными и шинными выходами. Формирователь 192 содержит набор элементов И с повышенной нагрузочной способностью, сгруппированные в соответствии с линейными и шинными входами, выходы элементов И образуют выходную шину формирователя 192Шифратор 22 состоит из набора элементов 2И, на первых входах которых установкой потенциалов 1 или О, реализуют требуемый крд, а на вторые входы подается одиночный импульс, при этом выходы элементов 2И образуют выходную шину шифратора 22. Формирователь 21 обеспечивает формирование одиночного импульса синхронного и синфазного с последовательностью тактовых импульсов от ЭВМ. Узлы одновибраторов формируют импульс по переднему фронту входного сигнала, одновибраторы с инвертирующими входами формируют импульс по заднему фронту сигнала. Блоки 6 и 6„ идентичны, каждый из них содержит девяносто шесть ячеек 18д хранения, образующих матрицу из двенадцати строк и восьми столбцов, причем первые входы ячеек соединены с первым входом блока памяти, а их вторые входы с вторым входом блока памяти. Выход и третий вход каждой ячейки являются линиями соответственно выходной и входной шин блока памяти.. Ячейка хранения содержит элемент И и триггер, причем первый и второй вх входы элемента И являются третьим и первым входами ячейки.Выход первого вентиля подключен к входу установки в 1 триггера, вход установки в О и выход которого являются вторым входом и выходом ячейки хранения. Узел 17 подключает выходы блоков 6 либо 6 к дешифраторам 16-, и 1б2 состоит из 96 элементов 2И-2И-2ИЛИ, выходы крторых образуют выходную шину узла 17, кроме того, линии выходной шины блока 6 подключены к первым входам первых 2И, линии выходной шины блока 6„ - к первым входам вторых 2И, а вторые входы первого и второго 2И, причем для второго 2Н этот вход инвертирующий, объединены и подключены к первому входу коммутатора 9. Дешифратор 16 выполнен в виде восьми мультиплексоров 15д-,, для каждого из которых первую группу входов соединяют с управляющим входом дешифратора 16, вторая группа входов подключена к линиям второй в входной шины дешифратора 16 (.адрес строки матрицы памяти ), а третья группа входов К -го мультиплексора .подключена к. тем линиям первой входной шины дешифратора 16, котор соответствуют выходам ячеек хранени К -го столбца матрицы.памяти считывания. ДеЕйифратор ±62 содержит дв надцать мультип.лексоров 15.,.|-15„ , первая группа входов каждого мульти плексора подключена к инвертирующему управ.пяющему входу дешифратора 1б2 7 вторая группа входов соединена с линиями второй входной шины дешифратора 1б2 (адрес столбца матрицы памяти ), а третья группа входов h -го мультиплексора соединена с л ниями первой входной шины дешифрато 162 которые соответствуют выходам ячеек хранения п-ой строки матрицы памяти считывания. Устройство работает следующим . образом. Аналоговый сигнал поступает на вход преобразователя 3, в котором преобразуется в 12-разрядный арифметический код и подается на первую входную шину данных коммутатора 8, который, в соответствии с адресом стголбца записи ( первая входная адресная шина коммутатора 8 ), подав те ячейки ет импульс записи 18дсхранения блока 6 или 62 которые, во-первых, принадлежат выб ранному столбцу записи, а во-вторых со.ответствуют позициям в 12-разрядном арифметическом коде, принявшим значения 1. После заполнения одно го блока памяти, запи.сь продолжается в другом, а из первого блока памяти организуется считывание 8-разрядных слов, набранных по строкам другого блока 6 или 62 памяти, для чего на вторую входную адресную шину коммутатора 8 подается адре.с строки считывания и 8-разрядное слово данных пересылается в блок 1, Аналогично происходит вывод из ЭВМ, а именно: 8-разрядное слово да ных от блока 2 подается на вторую входную шину данных коммутатора 8, в котором организуется запись слова данных в строку одного блока 6 па-, мяти, а из другого блока памяти выб рается 12-разрядное слово, соответс вующее содержимому столбца памяти, и посредством коммутатора 9 -пересылается на входную шину преобразователя 4, который преобразует цифровой код в аналоговый сигнал и подае его на вход устройства. Генератор 5 задает частоту дискретизации ЦАП-АЦП. Блок 2 подчиняет работу всех других блоков устройства требованиям интерфейса канала 1. Блок 2 формирует сигнал Запрос ЭВМ, который опредедяет темп считывания/записи 8-разрядных слов данных в (из) ЭВМ из /в/ блоков 6 и 6, а также инициирует запись/считывание 12-разрядных арифметических кодов АЦП/ЦАП в блоки памйти. В режиме загрузки ЭВМ от источника аналогового сигнала (режим На ЭВМ ) код адреса (первая выходная шина формирователя 19) и строб адреса (первый выход фор1«мрователя 19), поступающие от блока 4 на блок 2 по выходной интерфейсной шине, служат указанием блоку 2 начать подготовку слова данных для выдачи в.блок 1; начало передачи слова данных (вторая входная шина формирователя 192 совпадает с передачей кода прерывания (первая входная шина формирователя 19g ) и его строба сопровождения (первьгй вход узла 19„), передаваег мых на канал 1 по его входной интерфейсной шине. В режиме выдачи данных ЭВМ на приемник аналогового сигнала (режим От ЭВМ), код прерывания и его с1:роб сопрово5кдения (второй вход формирователя , служат указанием для блока 1, что слово данных (вторая выходная шина формирователя 19.) начало которого совпадало с кодом адреса и стробом адреса (второй выход формирователя 19) воспринят блоком 2 и может быть заменен новым словом. Строб сопровождения с первого или второго Выхода формирователя 19-, поступает, соответственно, на первый или второй входы элемента 14 g-, а с его выхода - на второй вход элемента 14(.Если код адреса, поступающий на входную шину дешифратора 20, соответствует присвоенному адресу данного блока 2, то потенциал 1 на выходе дешифратора 20 разрешит стробу сопровождения, который является импульсом Запрос ЭВМ, с второго входа элемента 14,j поступить на трений выход блока 2 и далее на шестой вход блока 7, который, в соответствии с приведенным ниже алгоритмом работы, отвечает импульсом Ответ ВУ (восьмой выход блока 7, ВУ-внешнее устройство). Этот импульс поступает на управляющий вход формирователя .21, который формирует одиночный импульс из последовательности синхроимпульсов ЭВМ ,( третий выход формирователя 19,) . . Данный одиночный импульс подается на входы шифратора 22 и элементов 14-1 и 14,, причем, поступая в шифрач

тор 22, 6н формирует параллельный импульсный код прерывания, строб

сопровождения которого подается на первый или второй входы формирователя IQg в зависимости от положени переключателя 23, т. е. от потенциа ла на первом неинвертирующем и инвертирующем входах элементов 14„ и

14з соответственно.

Два блока, памяти введены для реализации асинхронного режима Запись/считывание как в направлении На ЭВМ, так и От ЭВМ. Каждая ячейка хранения блока памяти имеет вход сброса в О (второй вход) и вход Запись 1 (третий вход) , последний открыт для импульса записи в том случае, если данный блок памяти выбран для записи (на первом входе ячейки хранения 1). Выходны шины перво.го и второго блоков памяти подключены к узлу 17, который коммутирует на свою выходную щину ту шину входа, которая соответствует блоку памяти Считывание. Затем дешифратор 16 производит дешифрацию 96-разрядного кода так, чт |На выходной шине дешифратора 16, имем 8-разрядное слово данных, соответствующее содержимому строки блока памяти Считывание. Адрес строки подается на первую входную адресную шину коммутатора 9. С первой выходной шины данных коммутатора 9 в разрядное слово данных подается на блок 2 и далее на канал 1. В режиме От ЭВМ активен дешифратор 16 2 и на его выходной шине 12.разрядное слово, соответствующее

содержимому столбца блока памяти Считывание. Адрес текущего столбца подается на вторую адресную шину коммутатора 9. С второй выходной ши ны данных коммутатора 9 12-разрядное слово данных поступает на входную шину АЦП. Выбор строки и столбца блока памяти осуществляется подачей потенциала 1 на соответству.ющую линию первой выходной адресной шины (адрес строки и второй выходной адресной шины (адрес столбца) блока 7. На остальных линиях указанных шин поддерживается потенциал .

Работа блока 7 управления сводится к следующему.

В начале сеанса обмена переключатели 23 и 232 блока 2 задают режим работы На ЭВМ или От ЭВМ и начальную установку блока 7. При этом на прямом выходе триггера llg и выходе триггера 11ч, устанавливается потенциал 0, на всех линиях первой выходной адресной шины устанавливается О, на первой линии второй выходной адресной шины устана остальных линавливается

ниях этой шины О, что соответству.ет выбору первого столбца памяти. 65

С приходом первого импульса Запрос ЭАМ на выходе триггера 11 устанаввается 1 ( фиг. 11, 29j, причем по фронту перехода от О к 1 срабатывает триггер 112, прямом выходе которого устанавливается 1, одновибратор lOj по переднему фронту сигнала сформирует одиночный импульс Сброс памяти 1(фиг. 11, 36)6, одновременно на инверсном выходе триггера llg устанавливается О. Потенциал 1.на вторых входах элементов 13. и 13 разрешает импулсам Такт (фиг. 11, 30), поступающим на первые входы элементов 13и 132, ® дальнейшем проходить на втрой выход блока 7 Пуск АЦП, для режима На ЭВМ (или на первый выхо блока ЦАП, для режима От ЭВМ .). Импульс Запрос ЭВМ поступа также на первый вход распределителя 12 и приводит к установке 1 на первой линии выходной шины распределителя 12, что соответствует выбору первой строки в матрице хранения блока памяти. Таким образом, по переднему фронту первого импульса Запрос ЭВМ для блока 6 устанавливается режим Запись (фиг. 10 34;, производится очистка элементов .хранения первого блока памяти (фиг. 10, 36 ), а для блока 6j устанавливается режим считывания (фиг. 10, 35). Кроме этого, установлен адрес первой С7-роки матрицы хранения (фиг. 10, 28) и разрешено начать преобразование АЦП или ЦАП (фиг. 11 и 12). По заднему фронту первого импульса Запрос ЭВМ одновибратор 10 формирует одиночный импульс, который в режиме На ЭВМ поступает на восьмой выход блока 7 и является импульсом Ответ ВУ (фиг. 10, 27), а в режиме От ЭВМ этот импульс поступает на третий выход блока 7 и является импульсом записи в память (фиг. 10, 32), по заднему фронту которого одновибратор 10 формирует импульс Ответ В поступающий на восьмой выход блока Описанное прохождение импульса обеспечивается подачей потенциалов 1 (режим На ЭВМ ) или О (режим От ЭВМ) на соответствующие входы элементов 14 и 142- На инвертирующий вход элемента ±4 -подан потенциал О с двенадцатой линии выходной шины распределителя 12, который разрешает прохождение импульса с выхода элемента 14 на восьмой выход блока 7. Так будет до тех пор, пока не поступит одиннадцатый импул Запрос ЭВМ, по переднему фронту которого на двенадцатой линии выгходной шины распределителя 12 установится 1 (фиг. 10, 28;, данный потенциал обеспечивает выбор двенадцатой строки матрицы хранения памяти, а также запрещает импульсу.

с выхода элемента 14 проходить на восьмой выход блока 7.

Отсутствие Ответ ВУ приводит к тому, что канал 1, скорость ввода-вывода данных которого выше скороти работы АЦП или ЦАП, находится в состоянии Ожидания. - Ответ ВУ посылается по заполнении блока памяти записи (режим На ЭВМ) словами данных АЦП или по опустошении блока памяти считывания (режим От ЭВМ). В обоих случаях это сопровождается сбросом в О потенциала на восьмой линии (фиг. 10,33,) выходной шины распределителя 122 ( обращение к восьмому столбцу матрицы Хранения закончено . Одновибратор 10-, формирует одиночный импульс, который поступает на третий вход элемента 14, разрешен потенциал 1 с двенадцатой линии выходной 1лины . распределителя 12f и проходит на восьмой выход блока 7 как импульс Ответ ВУ (фиг. 10, 27 )/после чего блок 1. може послать новую серию из двенадцати импульсов Запрос ЭВМ.

Как указывалось выше, передний фронт первого импульса Запрос ЭВМ (фиг. 10, 26 ) разрешает тактовым импульсам с первого входа блока 7 . поступать либо на первый, либо второ выходы блока 7. В режиме На ЭВМ, импульс, поступающий со второго выхода блока 7 на второй вход АЦП 3 производит пуск АЦП, который, закончив преобразование, посылает на второй вход блока 7 по-тенциал 1 (фиг. 10, 31) АЦП закончил преобразование, цифровой код готов .

Одновибратор 102 по входному перепаду О - 1 формирует импульс, который, пройдя элемент 142, поступает на третий выход блока 7 как импульс записи в память (фиг. 10, 32). При этом цифровой код на выходной Л шине АЦП записан в столбец матрицы хранения памяти. По заднему фронту импульса записи в память, одновибратор lOj формирует импульс, который, пройдя элемент 14 поступит на второй счетный вход узла 122 и приводит к выбору адреса второго столбца матрицы памяти (на первой фиг. 10,34 линии устанавливается О фиг. 10, 33J, на второй линии 1 фиг. 10, 34). В режиме От ЭВМ импульс, поступающий с первого выхода блока 7 на управляющий вход ЦАП, про изводит пуск ЦАП, при этом на втором выходе ЦАП устанавливается О (фиг. 11, 39). По окончании преобразования цифра-аналог, ЦАП посылает на третий вход блока 7 потенциал 1, который поступает на третий вхо элемента .14з второй вход распределителя 122, а его перепад О - 1 ,приводит к выбору адреса 2 столбца

записи матрицы памяти (на 2 линии устанавливается 1 (33 на фиг. llj

Скорость цифрового потока от АЦП и на ЦАП задается тактовой .частотой генератора 5, а имена адреса строки записи/считывания производится по окончании преобразования АЦП/ЦАП.

Восьмой импульс тактовой последовательности f первый вход блока 7) обуславливает установление начального положения распределителя 122(Фиг.

11 - , при этом сброс в О потенциала на восьмой линии выходной шины (33g)npHводит к формированию одновибратора 10, импульса, который сбрасывает триггер 11 в О. Потенциал О на выходе триггера 11 запрещает импульсам тактовой последовательности производить пуск АЦП/ЦАП до тех пор f пока не поступит импульс Запрос ЭВМ (фиг. 10,. 11). Первый импульс второй серии из 12 импульсов Запрос ЭВМ приведет к описанному выше, с той только разницей, что триггер 11„ будет установлен в 1 по инверсному выходу. При этом Одновибратор Ю формирует импульс очистки элементов хра- нения (фиг. 11, 37) блока 6(седьмой выход блока 1}, для блока Gg установлен режим Считывания.

Экономический эффект предлагаемого устройства состоит в том, что введение внешней буферной памяти позволяет оптимально использовать канал прямого управления. Буферная пайять, выполненная в виде двухвходовой оротогональной памяти, играет роль матрицы А, содержащей 12 строк и столбцов. При вводе информации матрица А заполняется по столбцам Мтраэрядными арифметическими кодами цифровых отсчетов сигнала с выхода АЦП с тактовой частотой 8 кГц.

Далее происходит транспонирование этой матрицы, т. е. записанная в ней информация считывается по М-разрядным строкам и направляется в канал ЭВМ с тактовой частотой 12 кГц Сформированные при этом коды не имеют арифметического смысла, а запоминаются в ОЗУ в качестве М-разрядных битовых строк. После заполнения ОЗУ производится восстановление истинных значений отсчетов ( программными средствами), их хранение, обработка и т. п.

При выводе информации из ЭВМ все указанные операции выполняются в обратном порядке.

Из изложенного следует, что предлагаемое устройство решает поставленную техническую задачу -и обеспечивает положительный эффект по отношению к прототипу.

:

с

п.

tkaS

WfOS

1

v

25i

f5ne

oooooooo

Фаг. 7

Z5n

Us

Щ

$

}„