Устройство для выполнения обратного преобразования Хаара Советский патент 1984 года по МПК G06F17/14 

Изобретение относится к вычислительной технике и радиотехнике и может быть использовано в цифровых системах связи для построения устройст цифровой фильтрации, сжатия изображе кий и йыделения признаков, основанных на алгоритме быстрого преобразования Хаара. Известно устройство для вычисления коэффициентов цреобразования Хаара Cl Однако оно отличается сложностью и громоздкостью и не позволяет осуществлять обратное преобразование Хаара, т.е. произвести обратный пере ход от коэффициентов Хаара к отсчетам цифрового сигнала, что важно при применении в системах сжатия и фильтрации, работающих в реальном масштй бе времени. Наиболее близким техническим реше нием к изобретению является устройство, содержащее соединенные последо вательно арифметические блоки, кажды из которых имеет суммирующий и вЬтчитающий выходы и двоичный сдвиговой регистр для деления входных данных . на два, две группы регистров сдвигагруппу последовательно-параллельных и группу параллельно-последовательных регистров сдвига, переключатели и блок синхронизации, причем один из двух входов каждого арифметического блока подключен к одному из выходов группы параллельно-последова тельных регистров сдвига, второй вхо каждого арифметического блока, кроме первого, один из упомянутых переключателей подключает выборочно к суммирующему или вычитающему выходу предыдущего арифметического блока, а второй вход первого арифметического блока подключен к последнему выходу группы параллельно-последовательных регистров сдвига. Устройство осуществляет переход от коэффициентов преобразования Хаара к отсчетам дискретного сигнала. Для выполнения обратного преобразова ния Хаара порядка N 2 содержит п 2N регистров арифметических блоков и сдвига С23. Недостатки известного устройства сложность и аппаратурная громоздкост Цель изобретения упрощение устройства путем сокращения числа испо зуемых арифметических блоков и регис ров сдвига.. Указанная.цель достигается тем, что устройство для выполнения обратного ортогонального преобразования Хаара, содержащее элемент задержки, сумматор - вычитатель, первый вход которого является информационным входом устройства, первую и вторую группы элементов задержки, группу регистров сдвига, причем информационный выход i-ro (i 1,) регистра сдвига группы соединен с информационным в::одом, (i+1)-ro регистра сдвига группы, информационньй выход ()-го регистра сдвига группы является информационным выходом устройства, первый выход блока синхронизации соединен с тактовыми входами регистров сдвига группы, содержит первый, второй, третий и четвертый коммутаторы, причем выход элемента задержки подключен к первому информационному входу первого коммутатора, информационный выход которого соединен с вторым входом сумматора вычитателя, выход суммы которого соединен с информационным входом второго коммутатора, i-й .(i 1,) информационный выход которого соединен с входом i-ro элемента задержки первой группы, выход которого подключен к 21-му информационному входу первого коммутатора, (21+1)-й (i 1,) информационный вход которого соединен с выходом i-ro элемента задержки второй группы, вход которого подключен к 1-му информационному выходу третьего коммутатора, информационный вход которого соединен с выходом разнести сумматора - ьычитателя, первый вход которого соедийен с входом элемента задержки, ()-й информационный выход второго коммутатора и (2 +2)-и информационный выход третьего коммутатора подклкзчен Соответственно к первому и второму информационным входам четвертого коммутатора, i-й (i 1,) информационный выход которого подключен к информационному входу i-ro регистра сдвига группы, «торой и третий выходы блоха синхронизации соединзяы с управляющими входами соответственно первого и четвертого коммутаторов, четвертый выход блока синхронизации подключен к управляющим входам второго и третьего коммутаторов. На фиг. 1 представлена схема устройства для N 2 16; на фиг. 2 Jграф последовательности вычисления обратного преобразования Хаара для N 16; на фиг. 3 и А - временные д аграммы работы и функциональные схе мы коммутаторов соответственно. Устройство (фиг. 1) содержит информационный вход 1, сумматор - вычитатель 2, имеющий два входа 3 и 3 и два выхода суммы 4 и разности 4, коммутаторы , элемент задержки 6-, группы элементов задержки , , и группу 7 регистров сдвига 7, информационный выход 8 блок 9 синхронизации, имеющий четыре выхода 10-13, которые подключены к одноименным управляющим входам и группу регис коммутаторов ров сдвига. Каждый элемент задержки в устрой стве содержит один регистр сдвига, запоминающий поступившее число до прихода следующего. Для задержки мн горазрядных чисел необходимо соединять параллельно несколько регистров сдвига. Группа 7 регистров сдвига содержит девять регистров сдвига, включенных последовательно. На синхронизирующий вход регистров сдвига по ступает тактовая частота с одноимен ного выхода блока синхронизации. Информационные входы коммутаторов 5 , выходы коммутаторов 5,-5 на фиг. 1 пронумерованы сверху вниз На фиг. 2 рядом с каждой базовой операцией двухточечного обратного преобразования указан номер такта, во время которого она выполняетсй. На фиг. 3 цифрами 1-16 на осях обозначены отсчеты входной выборки коэффициентов Хаара. На первой, вто рой, третьей и четвертой диаграммах приведены диаграммы работы соответственно первого, второго, третьего и четвертого коммутаторов. Номера информационных входов коммутатора 5 и выходов коммутаторов . показаны на фиг. 3 вертикальными рядами цифр 1-10; 1-5; 1-.6 и 1-9 соотв гственно. На фиг. 4 приведены ..ч схемы-ком мутаторов , реализованных на переключателях . Переключатель 14 с поступлением на синхронизирующий вход 10 тактово частоты от блока синхронизации после вательно подключает к своему выходу поочередно каждый из шестнадцати ин28 4 формационных входов. Первые девять информационных входов переключателя 14 (фиг. 4) подключены к одноименным информационным входам коммутатора 5 . Информационные входы переключателя десятого по четырнадцатый подключены к информационным входам коммутатора 5 с второго по шестой, а пятнадцатый информационный вход переключателя 14 подключен к информационному входу с номером десять коммутатора 5 .. Переключатели 14 и 14 с поступлением на синхронизирующие входы 11 тактовой частоты от блока синхронизации последовательно подключают свой информационный вход поочередно к каждому из восьми, выходов. Первые четыре информационных выхода переключателя 14 подключены к одноименным информационным выходам коммутатора 5. Пятый, шестой и седьмой выходы переключателя 142 подключены к первому, второму и третьему выходамкоммутатора 52 соответственно. Восьмой выход переключателя 14- подключен к пятому выходу коммутатора 52. Первые четыре выхода переключателя 14 подключены к одноименным выходам коммутатора 5, . Пятый и шестой выходы переключателя 14 подключены соответственно к первому и второму выходам коммутатора 5, а седьмой и восьмой выходы переключателя 14, - к пятому и шестому выходам коммутатора 5. Коммутатор 5. является сдвоенным коммутатором, состоящим из переключателей 14 и I4j ,идентичных переключателям 14 и 14j. Выходы переключателя 14 с первого по восьмой подключены к выходам коммутатора 5 с теми же номерами, а выходы переключателя 145 первого по восьмой подключены к выходам коммутатора 5 с второго по девятый. Блок 9 синхронизации на свои выходы подает тактовую частоту, синхронизирующую работу коммутаторов . и регистров сдвига группы 7. . Рассмотрим работу устройства на примере устройства вьтолнения обратного ортогонального преобразования Хаара порядка N 16 (фиг. 1). С часТотрй тактовых импульсов на вход уст-/ ройства поступают коэффициенты Хаара. На первый такт первый коэффициент Хаара h поступает на вход элемента задержки 6 и запоминается в нем. На второй такт коммутатор 5, подключает

на вход сумматора - вычитателя свой первый информационный вход, а коммутаторы 5 и 5 подключают к своим первым выходам выходы 4 и 4 сумматора - вычитателя 2. На этот такт на вход устройства поступает второй коэффициент Хаара, и сумматор - вычитатель вычисляет сумму ( h к разность (h - h ). Сумма поступает на вход элемента задержки ( э. разность - на вход элемента задержки 6

На третий такт коммутаторы включены на второе положение На это такт на вход устройства поступает третий коэффициент Хаара. Вход З сумматора - вычитателя через коммутатор 5 подключен к выходу элемента задержки 6 сумматор - вычитател вычисляет сумму (h, h) + hj) и разность ((h + hj) - hj) которые являются первой базовой операцией второго этапа обратного преобразования Хаара (фиг. 2). Сумма поступает на вход элемента задержки 6, а разHoctb - на вход элемента 6 и т.д

На восьмой такт на вход устройства и вход 3 сумматора - вычитателя поступает восьмой кЬэффи1диент Ш Хаара, а на вхоД 3, сумматора - вычитателя через седьмой информационный вход коммутатора 5 йоступает отсчет, записанный в элементе задержки 6.. На этот такт сумматор йычитатель 2 вычисляет четвертую базовую операцию третьего этапа обратного преобразования Хаара.

С девятого по шестнадцатый такты на вход устройства и на вход 3 сумматора - вычитателя 2 Поступает коэффициенты Хаара с Девятого по шестнадцатый, и суммато р - вычитйтель 2 вычисляет попарные суммы и разности, соответствующие базовым операциям четвертого этапа обратного преобразования Хаара. На эти такты коммутаторы 5 и 5j включены соответственно на пятое и шестое положения, и вычисленные отсчеты (первьй ,и второй. Третий и четвертый, ..., .пятнадцатьй и шестнадцатый) попарно поступают на первьй и второй информационные входы коммутатора 54. На девятый такт коммутатор 5 подкотючает свои информационные входы к первому и Второму выходам (фиг. 3), и отсчеты первый и второй поступают на первый и второй регистры сдвига группы 7. На десятый такт первый отсчет с выхода регистров сдвига группы 7 поступает на выход 8 устройства, а второй отсчет переходит в первый регистр. На этот такт коммутатор 5i свои информационные Входы подключает к- второму и третьему выходу, и третий и четвертый отсчеты поступают во второй и третий регистры соответственно. На след тощий такт на выход устройства поступает второй отсчет, а третий и четвертый отсчеты переходят в первый и второй регистры соответственно и т.д. Таким образом, начшгдя с десятого такта, на выход устройства последовательно поступают отсчеты цифрового сигнала.

Предлагаемое устройство для N 2 по сравнению с базовым объектом имеет преимущество в упрощении Конструкции, поскольку оно содержит всего оди арифметический блок и (N+3) регистров в то время как в базовом объекте содержится п Арифметических блоков и (2N) регистров.

Л,А,

я, ..

г /ЧЛ,- опеюиия Фltг.t

УСТРОЙСТВО ДЛЯ ВЫПОЛНЕНИЯ ОБРАТНОГО ПРЕОБРАЗОВАНИЯ ХААРА, содержащее элемент задержки сумматорвычитатель, первьш вход которого является информационным входом устройства, первую и вторую группы элементов задержки, группу регистров сдвига, причем информационный выход i-ro (i 1, 2 -1) регистра сдвига группы соединен с информационным входом (i+1)-ro регистра сдвига группы, информационный выход ()-го регистра сдвига группы является информационным выходом устройства, первый выход блока синхронизации соединен с тактойыми входами регистров сдвига группы,, отличающееся тем, что, с целью упрощения устройства, оно , содержит первый, второй, третий и четвертый коммутаторы, причем:выход элемента задержки подключен к первому информационному входу первого коммутатора, информационный выход которого соединен с вторым входом сумматора - вычитателя, выход суммы которого соединен с информационным входом второго коммутатора, i-й (, 2 информа1шонный выход которого соединен с входом i-ro элемента задержки первой группы, выход которого подключен к 2i-My информационному входу первого коммутатора,