Цифровой синтезатор частоты Советский патент 1984 года по МПК H03L7/08 

1 Изобретение относится к радиотех нике и может быть использовано для генера1щи сетки частот в приемных и передающих устройствах н широком диапазоне частот . По основному авт.св. № 932623 из вестен цифровой синтезатор частот,, содержаний последовательно соединенные )0i генератор, перпь 1 делитель частоты с переменн з1м коэффициентом деления, фазовый детектор упраш1яе чый генератор, второй делитель с переменньвч коэффи диентом, выход которого подключен к другому входу фазового детектора, а также датчик кода частоты, между выходом первого делителя частоть с переменным коэффициентом деления и входом установки частоть второго делителя частоты с переменным коэффигщентом деления последовательно соединенные датчик синхронизма, счетчик и преобразователь кода, другой вход кото рого подключен к одному из ВЬ ХОДОВ датчика кода частоты, другой выход которого соединен с управляющим входом счетчика, выход которого сое динен также с входом установки частоты первого делителя частоты с переменным коэффициентом деления, а другой вход датчика синхронизма подключен к выходу второго делителя частоты с переменным коэффициентом деления Г 1 3Однако известный цифровой синтезатор частоты обладает низкой скоростью перестройки по диапазону час тот, поскольку в первый момент уста новки нулевой О1пибки по частоте не обеспечивается одновременно нулевая разность фаз между импульсами после довательностей на входах фазового детектора, Цель изобретения - повьшение быс родействия перестройки частоты. Указанная цель достигается тем, что в цифровой синтезатор частоты,с держащий последоватепьно соединенны onopHbtfi генератор, первый делитель частоты с переменным коэффициентом деления, фазовый детектор, управляе мьй генератор, второй делитель частоты с переменным коэффициентом деления, выход которого подключен к другому входу фазового детектора, а также датчик кода частоты, между выходом первого делителя частоты с переменным коэффициентом деления и 2 2 входом установки частоты aioporo делитепя частоты с переменным коэффи 1;иентом деления последовательно со; ;и 1еннь е датчик синхронизма, счетчик и преобразователь кода, другой вхо/, которого подключе к одному из вь ходов датчика кода частоты, другой которого соединен с управляющим входом счетчика, выход которого соедине) также с входом установки частоты первого делителя частоты с переменным коэффи1 1ентом деления, а другой вход датчика синхронизма подключен к выходу второго делителя частоты с переменным коэффициентом деления, введены последовательно соединенные триггер, первый элемент совпадения и второй элемент совпадения, выход которого соединен с входом обнуления второго делителя частоты с перемем} ым коэффициентом деления и с первым входом триггера, при этом второй и третий входы первого элемента совпадения подключены соответственно к выходу датчика синхронизма и к выходу счетчика, второй вход второго элемента совпадения соединен с выходом первого делителя частоты с переменным, коэффициентом деления, выход первого элемента совпадения соединен также с входом управления запоминанием фазового детектора, а второй вход триггера объединен с управляю цим входом счетчика. На чертеже изображена структурная электрическая схема цифрового синтезатора частоты. Синтезатор содержит опорный генератор 1f первый делитель 2 частоты с переменным коэффициентом деления, фазовый детектор 3, управляемый генератор 4, второй делитель 5 частоты с переменным коэффициентом деления, датчик 6 кода частоты, датчик 7 синхронизма, счетчик 8, преобразователь 9 кода, триггер 10, трехвходовой элемент 11 совпадения и двухвходовой элемент 12 совпадения. Синтезатор работает следующим образом. В исходном состоянии на выходе триггера 10 и соответстрзнно на выходах трехвходового элемента 11 совпадения и двухвходового элемента 12 совпадения - уровни логического нуля. При смене частоты от датчика 6 на вход преобразователя 9 поступает

код новой частот1 1 управляемого генератора 4 и одновременно с второго выхода датчика 6 на управляющий вход счетчика 8 и на установочный вход триггера 10 приходит импульс сброса, устанавливающий счетчик 8 в режим счета с максимальной ем остью, равной п а на выходе триггера 10 устанавливается уровень логической единицы. Код с выхода счетчика 8 устанавливает минимальный коэффициент деления М первого делителя 2 и через управляющий вход преобразователя 9 коэффициент деления второго делит-еля 5 равным N|.,, Начинается процесс перестройки, и управляемый генератор 4 перестраивается до тех пор, пока на выходе датчика 7 синхронизма не установится уровень логической единицы, который уменьшает емкость счетчика 8 на единицу до (h-1). Код на выходе счетчика 8 устанавливает коэффициент депервого делителя 2, а ления W

И-1

через преобразователь 9 - коэффициент деления второго делителя 5 равным N

и т.д. до тех пор, пока

п-1

емкость счетчика 8 не станет равной нулю и счетный вход счетчика 8 при этом не закроется.

Коэффициенты М и N, обеспечивают постоянную в диапазоне частот управляемого генератора 4 частоту сравнения. Начинается процесс отработки ошибки установки рабочей частоты. Управляемый генератор 4 перестраивается до тех пор, пока частоты сигналов на входах фазового детектора 3 и соответственно датчика 7 синхронизма не становятся равными. На выходе датчика 7 синхронизма устанавливается уровень логической

единицы, причем точность измерения датчика синхронизма высока, так как частота сравнения минимальна, а коэффициент деления второго делителя 5 f р максимален.

На выходе трехвходового элемента 11 совпадения устанавливается уровень логической единицы, и фазовый

детектор 3 переходит в режим запоминания, т.е. уровень его выходногб напряжения фиксируется и остается неизменным и павным уровню в 1ходКого напряжения в момент совпадения час тот входных сигналов датчика 7 синхронизма. При появлении очередного импульса на выходе первого делителя. 2 на выходе двухвходового элемента 12 совпадения устанавливается

уровень логической единицы.Второй делитель 5 и триггер 10 обнуляются, что обеспечивает улевой фазовый сдвиг между последующими импульсами на выходе первого 2 и второго 5 делителей, а также устанавливает схему в исходное состояние.

Поскольку частоты входных сигналов на входах фазового детектора 3. равны и фазовый сдвиг между ними

0 нулевой, перерегулирования не возникает, цифровой синтезатор частоты переходит в установившийся режим и hpoцecc перестройки частоты заканчивается .

5 Таким образом, использование предложенного цифрового синтезатора частоты позволяет устранить перерегулирование, возникающее в процессе перестройки, и тем самым повысить

0 быстродействие - время перестройки сократится на несколько периодов частоты сравнения.

ЦИФРОВОЙ СИНТЕЗАТОР ЧАСТОТЫ по авт.св. Н 932623, отличающийся тем, что, с целью повышения быстродействия перестройки час,тоты, введены последовательно соединенные триггер, первый элемент совпадения и второй элемент совпадения. выход которого соединен с входом обнуления второго делителя частоты с переменным коэффициентом деления и с первым входом триггера, при этом второй и третий входы первого элемента совпадения подключены соответственно к выходу датчика синхрониэма и к выходу счетчика, второй вход второго элемента совпадения соединен с выходом первого делителя частоты с переменньм коэффициентом деления, выход первого элемента совпадения соединен также с входом управления запоминанием фазового детектора,а второй вход триггера объединен с управляющим входом счетчика.