Цифровой синтезатор частот Советский патент 1992 года по МПК H03L7/18 

оэ

W

Изобретение относится к радиотехнике. Цель изобретения - повышение быстродействия. Цифровой синтезатор частот содержит цифровой фазовый детектор (ЦФД), делитель частоты с фиксированным коэффициентом деления (ДФКД), блок запрета, первый цифроаналоговый преобразователь %5ч.-, | .2 ъ- (ЦАП), фильтр нижних частот, сумматор, управляемый генератор, делитель частоты с переменным коэффициентом деления (ДПКД), элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый D-триггер, второй D-триггер, элемент И-НЕ, первый элемент И, второй элемент И, третий элемент И, реверсивный счетчик, второй ЦАП.ЦФД включает в свой состав двоичный счетчик и регистр памяти. При переключении с частоты на частоту, когда разность фаз оперных импул-сс и импульсов с выход ДПКД достигает нуля, происходит скачкообразное изменение разности раз этих сигналов и при этом включается перрый D-грйггер, который переклюизет систему фазовой аэтоподст- ройки из режима сравнения фаз в режим сравнения частот, при этом устраняется возможность повторных I. работок частоты грубым каналом настройки. 1 з.п ф-лы, 1 ил. у- Р-

Изобретение относится к радиотехнике и может быть использовано для генерации сетки частот в приемопередающей и контрольно-измерительной аппаратуре.

Известен цифровой синтезатор частот, содержащий последовательно соединенные опорный генератор, делитель частоты с фиксированным коэффициентом деления и цифровой частотно-фазовый детектор, последовательно соединенные фильтр нижних частот, управляемый генератор, делитель частоты с переменным коэффициент-ом деления, выход которого подключен к другому

входу цифрового частотно-фазового детектора, а такжг- включает в себя ва блок ч стробирования, д&а -триггера, два одно- вибратора, два элем, И, два токовых ключа и два генератора тока.

Однако быстродействие такого вого синтеза гора эстот недостаточно вь го- кое и опредепяет -я параметрами кольца Ф зоз0й евтоподстро ки и постоянно; - времени фмпьтра нижних частот.

Наиболее близким к предлагаемому является цифровой синтезатор частот, содер жащий соединенные в кольцо фазовый

детектор, фильтр нижних частот, сумматор, управляемый генератор и делитель частоты с переменным коэффициентом деления, причем второй вход фазового детектора соединен с выходом делителя частоты с фиксированным коэффициентом деления, вход которого является входом опорной частоты, выход фазового детектора соединен с вторым входом сумматора через последовательно соединенные датчик частотного рассогласования, реверсивный счетчик и цифро-аналоговый преобразователь, второй кодовый вход делителя частоты с переменным коэффициентом деления соединен с входной шиной, а выход управляемого генератора соединен с выходной шиной синтезатора.

Однако быстродействие цифрового синтезатора частот при смене выходных частот недостаточно велико и определяется динамикой кольца фазовой автоподстройки.

Цель изобретения - повышение быстродействия.

Поставленная цель достигается тем, что в цифровой синтезатор частот, содержащий последовательно соединенные фильтр нижних частот, сумматор, управляемый генератор, делитель частоты с переменным коэффициентом деления и цифровой фазовый детектор, последовательно соединенные реверсивный счетчик и первый цифро-аналоговый преобразователь, выход которого соединен с вторым входом сумматора, делитель частоты с фиксированным коэффициентом деления, первый выход которого подключен к второму входу ци фрово- го фазового детектора, вход делителя частоты с фиксированным коэффициентом деления является входом опорной частоты цифрового синтезатора частот, а установочный вход делителя частоты с переменным коэффициентом деления является кодовым входом цифрового синтезатора частот, дополнительно введены последовательно соединенные элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый D-триггер, первый элемент И, блок запрета и второй цифро-аналоговый преобразователь, последовательно соединенные второй D-триггер и элемент И-НЕ, а также введены второй элемент И и третий элемент И, первый вход которого соединен с первым входом второго элемента И, с тактовым входом цифрового фазового детектора и подключен к опорному входу цифрового синтезатора частот, второй вход и выход второго элемента И соединены соответственно с прямым выходом первого D-тригге- ра SA с входом сложения реверсивного счетчика, второй вход и выход третьего элемента И подключены соответственно к прямому выходу второго D-триггера и к входу вычитания реверсивного счетчика, инверсный выход второго D-триггера соединен с

вторым входом первого элемента И, прямой выход первого D-триггера подключен к второму входу элемента И-НЕ, выход которого соединен с R-входом первого D-триггера и с R-входом второго D-триггера, С-вход которого подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и к инверсному выходу цифрового фазового детектора, первый выход которого соединен с С-входом первого D-триггера, D-вход которого объединен с D-входом второго D-триггера и подключей к выходу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с вторым выходом цифрового фазового детектора, кодовый вход которого подключен к кодовому выходу делителя частоты с фиксированным коэффициентом деления, а кодовые выходы цифрового фазового детектора соединены с соответствующими разрядными входами блока запрета, а выход второго цифроаналогового преобразователя соединен с входом фильтра нижних частот.

При этом цифровой фазовый детектор состоит из последовательно соединенных двоичного счетчика и регистра памяти, вход разрешения записи которого является первым входом цифрового фазового детектора, вход записи, тактовый вход и кодовый вход двоичного счетчика являются соответственно вторым входом, тактовым входом и кодовым входом цифрового фазового детектора,

поразрядные выходы регистра памяти являются кодовыми выходами цифрового фазового детектора, инверсный и прямой выходы К-го старшего разряда и выход (К-1)- го разряда регистра памяти, являются соответственно инверсным выходом, первым и вторым выходом цифрового фазового детектора.

На фиг, 1 изображена структурная электрическая схема цифрового синтезатора частот; на фиг, 2 - структурная электрическая схема цифрового фазового детектора.

Цифровой синтезатор частот содержит вход 1 опорной частоты, делитель 2 частоты с фиксированным коэффициентом деления,

цифровой фазовый детектор 3, реверсивный счетчик 4, первый цифроаналоговый преобразователь 5, блок 6 запрета, второй цифро аналоговый преобразователь 7, фильтр 8 нижних частот, сумматор 9, управляемый

генератор.10, выходную 11 шину синтезатора, делитель 12 частоты с переменным коэффициентом деления, кодовый вход 13,

элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 14, первый

15 и второй 16 D-триггеры, элемент И-НЕ 17, первый 18, второй 19 и третий 20 элементы И.

Цифровой фазовый детектор 3 содержит двоичный счетчик 21 и регистр 22 памяти, причем С-вход записи, Т-вход и D-входы двоичного счетчика 21 являются соответственно вторым входом, тактовым входом и кодовым входом цифрового фазового детектора 3, а С-вход разрешения записи регистра памяти 22 является первым входом цифрового фазового детектора 3. Поразрядные выходы регистра памяти 22 являются кодовыми выходами цифрового фазового детектора. Инверсный и прямой выходы К- го старшего разряда и выход (К-1)-го разряда регистра памяти 22 являются соответственно инверсным выходом, первым и вторым выходом цифрового фазового детектора 3.

Цифровой синтезатор частот работает следующим образом.

При поступлении входных импульсов

«fo

fBx, опорных импульсов тт. опорной частоты

f0 и двоичного кода соответственно на

первый, второй,тактовый и кодовый входы цифрового фазового детектора 3 на его выходе формируется двоичный код пропорциональный разности фаз входных и опорных импульсов (где N - значение коэффициента деления делителя частоты с фиксированным коэффициентом деления 2). В цифровом фазовом детекторе 3 выходной код двоичного счетчика 21 изменяется по пилоN N образному закону в пределах от до -х- с

fo 0

частотой -тт. Входные импульсы, поступающие на вход разрешения записи регистра памяти 22 осуществляют запись выходного кода двоичного счетчика 21 в указанный регистр.

В режиме синхронизма код сигнала ошибки поступает с выхода цифрового фазового детектора 3 через открытый блок за- прета 6, второй цифроаналоговый преобразователь 7, фильтр нижних частот 8, сумматор 9 на управляемый генератор 10. Код сигнала ошибки поддерживает на входе управляемого генератора 10 примерно постоянный уровень управляющего напряжения, обеспечивающий по принципам ФАПЧ необходимую частоту колебаний синхронизируемого управляемого генератора 10 в соответствии с установленными коэффициентами деления делителя частоты с фиксированным коэффициентом деления

2 и делителя частоты с переменным коэффициентом деления 12.

Сигнал управляемого генератора 10 поступает на выходную шину 11 синтезатора. Установка коэффициентов деления делите- ля частоты с переменным коэффициентом деления 12 осуществляется по кодовому входу 13 синтезатора.

При переключении с одной частоты на

другую, например, если частота входных импульсов больше частоты опорных импульсов

(fax |т), то разность фаз этих сигналов

убывает от цикла к циклу в направлении от 2 ядо 0. Одновременно убывает и величина

кода на выходе регистра памяти 22 цифрового фазового детектора 3. Когда разность фаз входных и опорных импульсов достигает 0 и переходит это значение, происходит скачкообразное изменение разности фаз

этих сигналов от 0 до 2 п и происходит переключение первого выхода цифрового фазового детектора 3 из О в 1, с помощью которого осуществляется запись 1 с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 14 в

первый D-триггер 15. На прямом выходе этого D-триггера 15 появляется 1, а на инверсном - О.

Включение D-триггера 15 переключает систему ФАПЧ из режима сравнения фаз в

режим сравнения частот. Под воздействием О инверсного выхода первого D-триггера 15 появляется О на выходе первого элемента И 18 и, следовательно, на управляющем входе блока запрета 6. Нулевой

уровень нэ управляющем входе закрывает блок запрета 6. На время режима сравнения частот все младшие информационные выходные разряды блока запрета 6 принимают нулевые значения, а старший К-й разряд единичное значение, что соответствует нулевому напряжению на выходе второго циф- роаналогового преобразователя 7. Таким образом на время режима сравнения частот запрещается работа точного

канала настройки. По команде / прямого выхода первого D-триггера 15 происходит включение грубого канала настройки; открывается второй элемент И 19 и на вход сложения реверсивного счетчика 4 поступают импульсы опорной частоты от опорного входа 1. Под воздействием импульсов опорной частоты происходит увеличение двоичного кода на выходе реверсивного счетчика 4 и, следовательно, увеличение напряжения на выходе первого цифроаналого- вого преобразователя 5. Выходное напряжение первого цифроаналогового преобразователя 5, поступая через сумматор 9 на управляемый генератор 10, вызывает уменьшение его частоты и, следовательно, уменьшение частоты fBx входных импульсов Уменьшение частоты fax входных импульсов вызывает сначала уменьшение скорости изменения разности фаз входных и опорных импульсов, а затем, когда частота входных импульсов станет меньше частоты опорных импульсов (fex -гг)

изменится и направление изменения разности фаз этих сигналов, т.е. разность фаз входных и опорных импульсов начнетувели- чиваться от цикла к циклу в направлении от О до 2 jr. Когда разность фаз входных и опорных импульсов достигает 2 ли переходит это значение, происходит скачкообразное изменение разности фаз этих сигналов от 2 тс до 0 и происходит переключение инверсного выхода цифрового фазового детектора 3 из О в 1, с помощью которого осуществляется запись 1 с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 14 во второй D- триггер 16. На прямом выходе D-триггера 16 появляется 1, а на инверсном - О. Появление единичных уровней на обоих входах элемента И-НЕ 17 вызывает появление нулевого уровня на его выходе, который, воздействуя нэ инверсные R-входы обоих D-триггеров 15 и 16, переводит их в исходные состояния. На прямых выходах обоих D-триггеров 15 и 16 появляются О, нэ инверсных выходах - И1. Нулевой уровень на втором входе второго элемента И 19 запрещает перестройку частоты управ- ляемого генератора 10 по грубому каналу настройки. На выходе реверсивного счетчика 4 фиксируется значение двоичного кода и соответствующее ему напряжение на выходе первого цифроанзло- гового преобразователя 5. Единичные уровни инверсных выходов обоих D-триггеров 15 и 16 вызывают появление единичного уровня на выходе первого элемента И 18 и, следовательно, на управляющем входе,блока 6 запрета. По команде единичного уровня на управляющем входе блока 6 запрета включается точный канал настройки, т.е. происходит замыкание системы фазовой автоподстройки частоты. Одновременно после выключения обоих D-триггеров 15 и 16 на выходе элемента И-НЕ 17 вновь появляется единичный уровень, разрешающий работу D-триггеров 15 и 16.

Аналогично происходит работа цифрового синтезатора частот при переключении с одной частоты на другую, когда частота входных импульса меньше частоты опорных

импульсов (fRX

ь

N1

Только в этом случае

переход в режим сравнения частот осуществляется после включения второго D-триггера 16 по команде инверсного выхода цифрового фазового детектора 3, а переход в режим сравнения фаз происходит после кратковременного включения первого D- триггера 15 и выключения обоих D-триггеров 15 и 16 в исходные состояния при воздействии нулевого импульса с выхода элемента И-НЕ 17.

В предлагаемом цифровом синтезаторе частот повышение скорости перестройки

частоты управляемого генератора 10 в режиме сравнения частот, а также амплитудный анализ мгновенных значений фазовой ошибки с помощью элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 14 в момент переключения первого или инверсного выходов цифрового фазового детектора 3, в совокупности позволяют ул/чшить один из основных параметров широкополосных синтезаторов - быстродействие при переключении частот.

Формула изобретения

деления является входом опорной частоты цифрового синтезатора частот, а установочный вход делителя частоты с переменным коэффициентом деления является кодовым входом цифрового синтезатора частот, о т лимеющийся тем, что, с целью повышения быстродействия, введены последовательно соединенные элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый D-триггер, первый элемент И, блок запрета и второй цифроаналоговый

преобразователь, последовательно соединенные второй D-триггер и элемент И-НЕ, а также введены второй элемент И и третий элемент И, первый вход которого соединен с первым входом второго элемента И, с тактовым входом цифрового фазового детектора и подключен к опорному входу цифрового синтезатора частот, второй вход : выход второго элемента И соединены соответственно с прямым выходом первого D триггеpa и с входом сложения реверсивного счетчика, второй вход и выход третьего элемента И подключены соответственно к прямому выходу второго D-триггера и к входу вычитания реверсивного счетчика, инверсный вы- ход второго D-триггера соединен с вторым входом первого элемента И, прямой выход первого D-триггера подключен к второму входу элемента И-НЕ, выход которого соединен с R-входом первого D-триггера и R- входом второго D-триггера, С-вход которого подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и к инверсному выходу цифрового фазового детектора, первый выход которого соединен с С-входом первого D-триггера, D-вход которого объединен с D-входом второго D-триггера и подключен к выходу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с вторым выходом цифрового фазового детектора, ко- довый вход которого подключен к кодовому выходу делителя частоты с фиксированным коэффициентом деления, кодовые выходы

цифрового фазового детектора соединены с соответствующими разрядными входами блока запрета, а выход второго цифроанало- гового преобразователя соединен с входом фильтра нижних частот.

А Фиг. 1

L

J

Фи&2.