Цифровой синтезатор частоты Советский патент 1984 года по МПК H03L7/18 

к выходу второго делитепя частоты с переменным коэффидиентом деления, сигнальный вход которого подключен к выходу первого элемента И, у которого другой вход соединен с вторым выходом опорного генератора, первый выход которого также соединен с 4 нходом второго элемента И, другим выход которого подключен к другому входу второго л5 -триггера, а выход делителя частоты соединен также с входом установки формирователя управляющих сигналов .

ЦИФРОВОЙ СИНТЕЗАТОР ЧАСТОТЫ, содержащий последовательно соединенные опорный генератор и гщфровой частотно-фазовый детектор, последовательно соединенные фильтр нижних частот, управляемый генератор и первый делитель частоты с переменным коэффициентом деления, выход которого подключен к второму входу цифрового частотно-фазового детектора, последовательно соединенные датчик кода и блок вычисления коэффициента деления, информационный и сигнальный выходы которого подключены соответственно к установочному входу первого делителя частоты с переменным коэффициентом деления и к входу запуска блока управления, командный выход которого соединен с управляю1ЦИМ входом блока вычисления коэффициента деления, последовательно соединенные делитель частоты, nepBbtfi R5-триггер и первьм элемент И, а также первый и второй генераторы стабильного тока, выходы которых объединены и подключены к входу фильтра нижних частот, отличающийся тем, что, с целью повышения быстродействия при смене частот, между стартовым выходом блока вычисления коэффициента деления и входом первого генератора стабильного тока .. введены последовательно соединенные второй делитель частоты с переменным коэффициентом деления, формирователь управляющих сигналов и первый элемент ИЛИ, между выходом делителя частоты и входом обнуления первого ;делителя частоты с переменным коэффициентом деления введены последовательно соединенные второй Rs -триггер и второй элемент И, а также введены второй элемент ИЛИ и блок сравнения, первый и второй входы которого подключены соответственно к выходу датчика кода и к информационному выходу блока вычисления коэфi фициента деления, первый и второй выходы блока сравнения соединены (Л соответственно с первым и вторым командными входами блока управления, первый и второй выходы установки знака перестройки которого подключены соответственно к первому и второму установочным входам формирователя управляющих сигналов, второй выход которого соединен с первым входом второго элемента ИЛИ, со со выход которого соединен с входом второго генератора стабильного тока, вторые выходы первого и второго эле ментов ИЛИ подключены соответственно к первому и второму выходам цифрового частотно-фазового детектора, вход обнуления которого соединен с выходом первого R5 -триггера,второй вход которого объединен с входами запуска блока управления и формирователя управляющих сигналов и подключен к сигнальному выходу блока вычисления коэффициента деления,тактовый вход которого объединен с входом делителя частоты и подсоединен

Изобретение относится к радиотехнике и может использоваться в устрой ствах стабилизации частоты радиоприемной, радиопередающей и измерительной аппаратуры. Известен цифровой синтезатор частоты, содержащий последовательно соединенные управляемый генератор, делители частоты с переменным коэффициентом деления, цифровой частотно-фазовый детектор, первый генератор стабильного тока и фильтр нижних частот, а также опорный генератор, второй и третий.генераторы стабильного тока, выходы которых также подключены к входу фильтра нижних частот LI. Однако цифровой синтезатор не обеспечивает достаточное быстродействие при смене частот. Наиболее близким по технической сущности к предлагаемому является цифровой синтезатор частоты, содерж щий последовательно соединенные опо ный генератор и цифровой частотнофазовый детектор, последовательно соединенные фильтр нижних частот, управляемый генератор и первый делитель частоты с переменным коэффициентом деления, выход которого подключен к второму входу цифрового частотно-фазового детектора, последовательно соединенные датчик кода и блок вычисления коэффициента деле ния , информационный и сигнальный вы ходы которого подключены соответственно к установочному входу первого делителя частоты с переменным коэффициентом деления и к входу запуска блока управления, командный выход которого соединен с управляющим вхо дом блока вычисления коэффициента деления, последовательно соединенны делитель частоты, первый R5 -тритгер и первый элемент И, а также первый и второй генераторы стабильного тока, выходы которых объединены и подключены к входу фильтра нижних частот 2 . Однако в известном цифровом- синтезаторе быстродействие при смене выходной частоты определяется динамикой системы фазовой автоподстройки частоты и недостаточно велико. Цель изобретения - повышение быстродействия при смене частот. Постав.аенная цель достигается тем, что в цифровой синтезатор частоты, содержа1ций последовательно соединенные опорный генератор и цифровой частотно-фазовый детектор, последовательно соединенные фильтр нижних частот, управляемый генератор и первый делитель частоты с переменным коэффициентом деления, выход которого подключен к второму входу цифрового частотно-фазового детектора, последовательно соединенные датчик кода и блок вычисления коэффициента деления, информационный и сигнальный выходы которого подклю чены соответственно к установочному iвходу первого делителя частоты с тге|ременным коэффициентом деления и к входу запуска блока управления, командный выход которого соединен с управляющим входом блока вычисления коэффицие 1та деления, последовательно соединенные делитель частаты, первый R5 -триггер и первый элемент И, а также первый и второй генераторы стабильного тока, выходы которых объединены и подключены к входу фильтра нижних частот,между стартовым выходом блока вычисления коэффициента деления и входом перного roiioparcipa стаби. тпкл введены иос.лсдоватсмтыю соедиричниыс пторстй делитель частоты с переменным коэффициентом дeJIefIия, формирователь управляющих сигналов -и первьп элемент ИЛИ, между выходом делителя частоты и входом обнуления первого Д1:ипителя частоты с переменным коэффициентом деления введены последовательно соединенн,1е второй R5 -триггер и второй элемент И, а также введены второй элемент ИЛИ и блок сравнения, первый и второй входы которого подключены соответственно к выходу датчика кода и к информационному выходу блока вычисления коэффициента деления, первый и второй выходы блока сравнения соединены соответственно с первым и вторым командными входами блока управления, первый и второй выходы установки знака перестройки которого подключены соответственно к первому и второму установочным входам формирователя управляющих сигналов, второй выход которого соединен с первым входом второго элемента ИЛИ, выход которого соединен с входом второго генератора стабильного тока, вторые выходы первого и второго элементов ИЛИ подключены соответственно к первому и второму выходам цифрового частотнофазового детектора, вход обнуления которого соединен с выходом первого RS -триггера, второй вход которого объединен с входами запуска блока управления и формирователя управляющих сигналов и подключен к сигнальному выходу блока вычисления коэффициента деления, тактовый вход которого объединен с входом делителя частоты и подсоединен к выходу второго делителя частоты с переменны коэффициентом деления, сигнальный вход которого подключен к выходу первого элемента И, у которого другой вход соединен с вторым выходом опорного генератора, первый выход которого также соединен с другим входом второго элемента И, выход которого подключен к другому входу второго R5 -триггера, а выход делителя частоты соединен также с входом установки формирователя управляющих сигналов.

На чертеже приведена электрическая структурная схема цифрового синтезатора частоты.

Устройство содержит yitpa пляеммп генератор 1 , riepPMii дс-литгль 2 частоты с переменным коэг1 1)И1и ечтс1М деления (ДПК/О , цифропой частотнофазовый детектор (ЧФЛ) 3, опорный .генератор 4, первый генератор 5 стабильного тока (ГСТ), второй генератор 6 стабильного тока (ГСТ),

- фильтр нижних частот (ФИИ) 7, датчик 8 кода, делитель 9 частоты, псрпый Р5-триггер 10, блок 11 вычисления коэффиш ента деления, блок 12 управления, первый элемент И 13, первый и второй элементы ИЛИ 1А и 15,

5 второй делитель 16 частоты с переменным коэффициентом деления (ДПКД), формирователь 17 управляюи их сигналов (ФУС), второй элеQ мент И 18, блок 19 сравнения и второй R5 -триггер 20.

Устройство работает следующим образом.

При смене выходной частоты

5 синтезатора от значения Чх) до и датчик 8 кода изменяет код частоты COj на код При этом в блоке 19 сравнения производится сравнение этих кодов и в зависимости

0 от того, больше или меньше код чем код ы, сигнал Логическая 1 и появляется либо на первом,либо на втором выходах блока 19 сравнения. При этом срабатывает блок управле5 ния и вьщает команду на ввод значения новой частоты в блок 11 вычисления на начало вычислений по программе коэффициентов деления ДПКД 16. Исходными данными для вычисления

0 являются коэффициенты деления ДПКД 2 N1 к параметры кольца автоподстройки. В качестве блока 11 вычисления может быть использована микро-ЭВМ Электроника НЦ-80, а в

5 качестве блока сравнения - цифровая микросхема 564ИП2.

По окончании вычисления блок 11 вычисления устанавливает первый вычисленный коэффициент деления

0 ДПКД16 К и подает сигнал на блок 12 управления, по которому на выходах установки положительного или отрицательного направления перестройки блока 12 управления в зави5 симости от знака скачка выходной частоты появляется импульс, поступающий на первый или второй входы установки ФУС 17. Одновременно с этим сигнал с блока 11 вьтислсния

поступает на вход установки первого RS 10 и на вход запуска ФУС 17. Первьп R5 -триггер 10 срабатывает и на его выходе появляется сигнал Логическая 1, который разрешает прохождение через первьм элемент И 13 импульсов с второго выхода опорного генератора 4 и устанавливает ЧФД 3 в нулевое состояние, при котором управляющие сигналы на его выходах отсутствуют, так как кольцо автоподстройки разры Бается. Кроме того, сигнал Логическая 1 с одного из выходов ФУС 17 в зависимости от знака скачк выходной частоты проходит через первый элемент ИЛИ 14 (если ) или через второй элемент ИЛИ 15 (если uj,u;r,), включает соответствующи ГСТ 5 или 6, под действием токов которых происходит увеличение или уменьшение выходного напряжения .ФНЧ 7.

ГСТ 5 или 6 находится во включенном состоянии до тех пор, пока на выходе второго ДПКД 16 не появляется импульс, под действием которого блок 11 вычисления устанавливает следующий расчетный коэффициент второго ДПКД 16, а сигналы на выходах ФУС 17 изменяются на противоположные, т.е. если включен первый ГСТ 5, а второй ГСТ 6 выключен, то теперь наобо13от включен второй ГСТ 6, а первый ГСТ 5 выключен. С появлением очередных импульсов на выходе второго ДПКД 16 процесс установки следующих расчетных коэффициентов деления К, и К

J А

ДПКД 16 и смена уровней на выходах ФУС 17 продолжается аналогичным образом. На входе ФНЧ 7 при этом цействует импульсный сигнал тока чередующейся полярности, что является необходимьм условием для реализации оптимального по быстродействию изменения выходного напряжения ФНЧ 7 для достижения такого его значения, которое соответствует состоянию синхронизма с новым значением выходной частоты синтезатора. Моменты смены полярности сигнала управления однозначно связаны с величиной коэффициентов деления К, К ,..., ДПКД 16 соотношением

.

t i

где д - частота следования импульсов на входе ДПКД 16. С помощью программного переключения коэффигд ентов деления ДПКД 16 Ь моменты смены полярности сигнала управления находятся таким образом, что сигнал управления на выходе ФНЧ 7 оптимален для реализацией максимальной по быстродействию перестрой ки выходного напряжения ФНЧ 7 к уровню, соответствующему величине управляющего напряжения управляемого генератора 1 в режиме нового состояния синхронизма с выходной

5 частотой.

Окончание перестройки управляемого генератора 1 определяется моментом появления импульса с выхода делителя 9 частоты, коэффицдеепт де ления которого устанавливается равным порядку дифференциального уравнения, используемого ФНЧ 7. С. появлением импульса на выходе делителя 9 частоты на обоих выходах ФУС 17

5 появляются сигналы Логический О, перестройка выходного напряжения

ФНЧ 7 оканчивается. Далее с информационного выхода блока 11 вычислений поступает сигнал на установку

коэффициента деления первого ДПКД 2, равного Nj. Кроме того, с появлением сигнала на выходе делителя 9 частоты на выходе первого R5 -триггера 10 устанавливается сигнал

Логический О, которьй запрещает прохождение через первьй элемент И 13 импульсов с второго выхода опорного генератора 4 на вход второго ДПКД 16 и снимает нулевое состояние

Q qфд 3, замыкая кольцо автоподстройки .

Одновременно с этим сигнал с выхода делителя 9 частоты устанавливает напряжение на выходе второго R5-триггера 20 равным Логической 1, которое разрешает прохождение импульса с первого выхода опорного генератора 4 через второй элемент И 18 на вход обнуления первого ЦИЩ 2. При появлении очередного импульса на первом входе опорного генератора 4 первый ДПКД 2 обнуляется и выдает импульс на вход ЧФД 3, а второй РЗ-триггер 20 изменяет уровень вы5 ходного напряжения на Логический О и устанавливается в исходное состояние. С этого момента процесс установки новой частоты синтезатора uj полностью закончен, так как выходная частота управляемого генератора 1 равна ui, а фазовые соотношения между входными импульсами ЧФД 3 за счет обнуления первого ДПКД 2 соответствуют состоянию синхронизма кольца автоподстройки.

Время установки частоты t - равно суммарной длительности управляющих воздействий

K:/f,

U-1

причем за счет того, что управление в предложенном синтезаторе осуществля°тся непрерывное, а не импульсное, как в известном устройстве быстродействие предложенного синтезатора будет значительно выше.