Частотно-фазовый компаратор Советский патент 1984 года по МПК H03D13/00 

f1

И-к)бретеиие относится к pnjuicvrc.xнике, в частности к устройствам антоподстройки частоты и фач1,1.

Игзпестен фазовый компаратор, содержащий триггер, три зле.)ента И-HF, тактоиый генератор, иивертс р, два идентичных канала, кажд,1Й из которых состоит из двух D-триггеров и элемента И 11.

Недостатком такого устройства явл ется малая точность компарирования и низкая верхняя граничная частота срабатывания, что вызвано наличием тактирования сравниваемых сигналов. Оишбка компарирования равна периоду тактовой частоты и для ее уменьшения необходимо увеличить частоту сигнала тактового генератора.

Наиболее бтшзким техническим решением к изобретению является частотно-фазовый компаратор, содержащий первый, второй и третий КЗ-триггеры, первый, второй и третий элементы И-НЕ, причем инверсный выход первого RS-триггера соединен с первым входом первого элемента И-НЕ, выход которого соединен с первым входом второго элемента И-НЕ, вход которого соединен с выходной имной, инверсные выходы второго и третьего RSтриггеров соединены соответственно с первым и вторым входом третьего элемента И-НЕ, а S-БХОДЫ соединены с его выходом, при этом прямой выход второго RS-триггера соединен с вторым входом первого элемента Я-НЕ, а прямой выход третьего RS-триггера соединен с вторым входом второго элемента И-НЕ., кроме того, содержащий четвертый и пятый элементы И-НЕ причем входные шины соединены с входами первого RS-триггера и первыми входами четвертого и пятого элементов И-НЕ,, вторые входы которьЕХ подключены к прямому и инверсному выходам первого RS-триггера, а выходы к R-входам второго и третьего RSтриггеров соответственно С21.

Недостатками известного устройства являются низкая точность и малая надежность из-за неопределенного состояния фазочувствительного RSтриггера при совпадении фронтов импульсов сравниваемых сигналов. RSтриггер при одновременном наличии установочных сигналов на обоих R- и З-входах находится в неопределенном положении, на его прямом и инверсном

выходах ирис утсТ1 ун)т ол,инаков1)1е потенциал,i. При о/1новременном окончании воздействия установочных сигналов RS-триггер может установиться в одно из двух неизвестных состояний. , на выходе устройства после момента совпадения фронтов импульсов срав шваемых сигналов может ПОЯЕШТЬСЯ противоположный реальному сигнал .

Цель изобретения - увеличение точности и надежности путем исключения ложных срабатываний при совпадении фронтов импульсов сравниваемого сигнала .

Поставленная цель достигается тем -:,то в частотно-фазовый ко «таратор5 содержащий первьш, второй и третий RS-TpHrrepbij первый, второй и третий элементь И-НЕ, причем инверсный выход первого RS-триггера соединен с перBbJM входом первого элемента И-НЕ, выход которого соединен с первы г входом второго элемента И-НЕ вьгход которого является вькодом ко шарато

инверсные выходы второго и тоет: ег;; RS-триггеров соединены состветстзек но с первь м и вторым входо:-; третье го элемента И-НЕ. а их S-входы - : егс; вькодом при этом прямой выход второго RSтриггера соединен с вторым входом первого элемента И-НЕ, а прямой выход третьего RS-триггера - с вторым входом второго элемента И-НЕ введены первый и второй формир Батели имтульсов, первый и второй D--триггеры, первый и второй DRS-триггеры,причем первая входная шина подкл-очеьга к С-ВХОДУ первого D-триггера,, D-BXO-ду второго D-триггера и к входу аервс го фop tиpoвaтeля импульсов вторая входная шина подключена к П-вход;/ первого П-триггера, С-входу второго Dтриггера и к входу второго формирователя иг тульсов, выходы первого и второго формирователей импульсов по/,ключены к S- и R-входам первого RS-григгера соответственно; при этом прямой выход первого D-триггера соедине;-; с С-входом первого DRS-триггера и Р.входом второго DRS-триггера, прямой выход второго D-триггера соедине с С-входом второго DRS-триггера и Rвходом первого DRS-TpHrrepa, S- и Dвходы первого и второго DRS-TpHrеров соединены с шиной логической ели инверсные выходы первого и втс.гог-с DRS-триггеров соединень; с R-вход,--;;--; : соответственно второго и третьего RS-триггеров. Благодаря указанным особенностям исключаются ложные срабатывания устройства. Так переход D-триггеров в н вое состояние происходит по фронту управляющего сигнала и неопределенного состояния у D-триггера быть не может. На чертеже показана функциональная схема частотно-фазового компаратора . Устройство содержит первый 1, вто рой 2, и третий 3 RS-триггеры, первы 4, второй 5 и третий 6 элементы И-НЕ первый 7 и второй 8 формирователи и пульсов, первый 9 и второй 10 D-триг геры, первый 11 и второй 12 DRS-триг геры, первую 13 и вторую 14 входные шины, выходную шину 15 и шину 16 ло гической единицы. .D-ВХОД D-триггера 9 подключен к С-ВХОДУ D-триггера 10, к входу фо мирователя 8 и к входной шине 14. С-вход D-триггера 9 подключен к Dвходу D-триггера 10, к входу формир вателя 7 и к входной шине 13. Выход формирователей 7 и 8 подключены соответственно к S- и R-входам RS-три гера 1. Прямой выход D-триггера 9 п ключей к С-входу DRS-триггера 1 1 и к R-входу DRS-триггера 12. Прямой выход D-триггера 10 подключен к Rвходу DRS-триггера 11 и к С-входу ,DRS-триггера 12. s- и D- входы DRSтриггеров 11 и 12 Подютнтчены к шине 16 логической единицы. Инверсные вы ходы DRS - триггеров 11 и 12 подключены к R-входам RS-триггеров 2 и 3 соответственно. Инверсные выходы RS-триггеров 2 и 3 подключены к пер вому и второму входу элемента И-НЕ 6, выход которого подключен к Б-вхо дам RS-триггеров 2 и 3. Прямой выход RS-триггера 2 подключен к второ входу элемента И-НЕ 4. Прямой выход RS-триггера 3 подключен к второму входу элемента И-НЕ 5. Инверсный вы ход RS-триггера 1 подключен к перзо му входу элемента И-НЕ 4, вьссод кот рого подключен к первому вхсду элемента И-НЕ 5, вькод которого подклю чен к выходной шине 15. Устройство работает следующим об разом. Сигналы сравниваемых частот на входных шинах 13 и 14 имеют вид сим метричных прямоугольных импульсов 044меандров. Пусть, например, на входной шине 13 частота сигнала больше, чем на входной шине 14. Так как Dтриггер изменяет одно устойчивое состояние на другое только по переднему фронту импульса, приходящего на С-вход, то независимо от величины рассогласования этих частот на прямом выходе D-триггера 9 присутствуют иьшульсы прямоугольной формы в виде меандров с частотой, равной разности частот на его D- и С-входах. На прямом выходе D-триггера 10 в это время присутствуют импульсы прямоугольной формы, сдвинутые по времени относительно импульсов на прямом выходе D-триггера 9, и, в зависимости от величины paccTpofiKH, период их меняется. При совпадении сигналов с уровнем логической единицы на Rи С-входах DRS-триггера 11, на инверсном выходе его появляется последовательность отрицательных и myльсов, устанавливающих RS-триггер 2 в нулевое состояние. Логический напь с прямого выхода RS-триггера 2 за- , крывает элемент И-НЕ 4, Па Р- и Свходах DRS-тригера 12 совпадений сигналов во времени с уровнем логической единицы нет, и на инверсном выходе DRS-триггера 12 присутствует постоянный уровень логической единицы. RSтриггер 3 находится в единичном состо-янии. Логическая единица с единичнего выхода RS-триггера 3 открывает элемент И-НЕ 3 и на выходной шине 15 присутствует уровень логического нуля. Если на входной шине14 частота сигнала больше, чем на входной шине 13, то в связи с симметричностью устройства отрицательные импульсы появляются на инверсном выходе DRS-триггера 12 и на выходной шине 15 появляется уровень логической единицы. При прохождении участка равенства сравниваемых частот на инверсных выходах DRS-триггеров 11 и 12 отрицательные импульсы исчезают и появляется уровень логической единицы. В это время RS-триггеры 2 и 3 обнуляются логическим нулем с выхода элемента И-НЕ 6. Логические единицы с прямых выходов RS-триггеров 2 и 3 открывают элементы И-НЕ 4 и 5 и сигнал рассогласования фаз сравниваемых частот с инверсного выхода RS-триггера 1 поступает на выходную шину 15о Формирователи 7 и 8, формирующие короткие иьшульсы, не$111

обходимы для более полного использования характеристики фазового дискриминатора, вьшолненного на RS-триггере 1.

Таким образом, D-триггеры переходят из одного устойчивого состояния в другое по переднему фронту импульса приходящего на С-входы. Следовательно, при совпадении фронтов импульсов сравниваемых сигналов неопределенного положения у В триггера быть

5204

НС может и, как следствие этого, на выходе устройства ложные срабатывания исключаются.

Использование изобретения позволит исключить возможность ЛОЖНО10

срабатывания частотно-фазового компаратора при согшадении фронтов импульсов сравниваемых частот, что повышает точность и нал.ежность устройства в работе.

ЧАСТОТНО-ФАЗОВЫЙ КОМПАРАТОР, содержащий первый, второй, и третий RS-триггеры, первый, второй и третий элементы И-НЕ, причем инверсный выход первого RS-триггера соединен с первым входом первого элемента И-НЕ, выход которого соединен с первым входом второго элемента И-НЕ, выход которого является выходом компаратора, инверсные выходы второго и третьего RS-триггеров соединены соответственно с первым и вторым входом третьего элемента И-НЕ, а их S-входы - с его выходом, при этом прямой выход второго RS-триггера соединен с вторым , входом первого элемента И-НЕ, а прямой выход третьего RS-триггера - с вторым входом второго элемента И-НЕ, отличающи йся тем, что, с целью увеличения точности и надежности путем исключения ложных срабатываний при совпадении фронтов импульсов сравниваемого сигнала, в него введены первый и второй формирователи импульсов, первый и второй D-триггеры, первый и второй DRS-триггеры, причем первая входная шина подключена к С-ВХОДУ первого D-триггера, D-входу второго D-триггера и к входу первого формирователя импульсов, вторая входная шина подключена к D-входу первого D-триггера, С-входу второго D-триггера и входу второго формирователя импульсов, выходы первого и второго формирователей импульсов подключены к S- и R-входам первого RS-триггера соответственно, (Л при этом прямой выход первого D-триггера соединен с С-входом первого DRS-триггера и R-входом второго DRSтриггера, прямой выход второго В-триг-д гера соединен с С-входом в орого DRS-триггера и R-входом первого DRSтриггера, S- и D-входы первого и второго DRS-триггеров соединены с шиной логической единицы, а инверсные выходы первого и второго DRS-триггеров соединены с Н-входами соответственно второго и третьего RS-триггеров.

;j

75