Частотно-фазовый компаратор Советский патент 1975 года по МПК H03D13/00 

Компаратор предназначен для сравнения фаз и частот двух последовательностей импульсов и может найти применение в автоматике и радиотехнике в устройствах автоподстройки частоты и фазы, устройствах стабилизации синхронизации скорости и т. д.

Известные частотно-фазовые компараторы, содержащие схемы И - НЕ, фазовый и два б.токирующлх триггера, не обесисчивают высокой точности сравнения.

В целях повышения точности работы в предлагаемом компараторе входы фазового триггера подключены к клеммам источников контролируемой и эталонной частоты и к входам двух схем И - НЕ, вторые входы которых соединены соответственно с единичным и нулевым выходами фазового триггера, выходы - с первыми входами блокировочных триггеров. Нулевые выходы последних соединены с их вторыми входами через третью схему И - НЕ, а единичные выходы соответственно - с первыми входами четвертой и пятой схем И - НЕ. При этом второй вход пятой схемы И - НЕ соединен с выходом четвертой схемы И - НЕ, второй вход которой подключен к нулевому выходу фазового триггера.

Принципиальная схема частотно-фазового компаратора изображена на чертеже.

Компаратор состоит из триггеров 1, 2 и 3, схем И - НЕ 4-8 и имеет два режима работы: режим сравнения частот и режим сравнения фаз. Причем при сближении частот

компаратор автоматически переходит от режима сравнения частот к режиму сравнения фаз.

При превышении частоты эталонного сигнала над контролируемым обязательно возникает состояние, при котором в промежутке между поступлением на вход двух импульсов контролируемой частоты на вход подаются два импульса эталонной частоты. Первый импульс устанавливает выход 9 фазового триггера 1 в состояние «1 (высокий уровень напряжения), подготовив схему И - НЕ 5 к прохождению второго импульса. Второй импульс с выхода схемы 5 иоступает на вход 10 блокирующего триггера 3. При этом выход

11 триггера 3 устанавливается в состояние «О (низкий уровень напряжения), блокируя работу схемы И - НЕ 8. В результате выход компаратора устанавливается в состояние «1, выдавая сигнал о превышении эталонной частоты над контролируемой. В этом состоянии компаратор находится до тех пор, пока в промежутке между поступлениями двух импульсов эталонной частоты на вход не поступят два импульса контролируемой частоты.

При этом происходит опрокидывание блокирующего триггера 2 и сигналы с выходов 12 и 13 триггеров 2 и 3 через схему И - НЕ 6 устанавливают триггеры 2 и 3 в исходное состояние, при котором на их выходах 11 и 14 появляется уровень «1. Компаратор переходит от режима сравнения частот к )сжиму сравнения фаз. Поскольку нри этом на схемы И - НЕ 7 и 8 с выходов 11 н 14 триггеров 2 и 3 подан «разрешающий сигнал «1, то выход компаратора повторяет состояние выхода 9 триггера 1. Длительность выходных импульсов пропорциональна фазовому сдви1-у сравниваемых частот.

При превыгпении частоты контролирусмо Ч) сигнала над эталонным компаратор работает аналогично, начиная с установки выхода 15 триггера 1 в состоянне «1.

П р е д м е т и зоб р с i е н и я Частотно-фа зовы и компаратор, содержан1 и 1 схемы П -- НЕ, фазовый н два б.:к)ки}П10П1,11х

ipiirrepa, о т л н ч а ю щ и и с и тем, что, с не лью новышения точности его работы, входы фазового трипера нодключены к клеммам источников контролируемой и эталонной частоты н к вхо.чам двух схем П - НЕ, к вторым входам которых нодключены соответствешк) единичный и нулевой выходы фазового триггера, а к выходам - первые входы блокировочных триггеров, нулевые выходы которых сосдииеиы с их вторыми входами через третью схему Н - НЕ. а единичные выходы cooTisercTBeniio - с перьь;м;1 входами четвертой и иятой схем П - - НЕ. при этом второй вход нятой схем1з1 1 HI: соединен с HL-IXOдом четвертой схемы П - НГ, -.торой HXO;I которой иодключен к ну;|евому выхо;|у (зазо в)г() триггера.