Устройство для статистического обнаружения дискретных сигналов в каналах связи с межсимвольной интерференцией Советский патент 1985 года по МПК H03M13/39 

а 1C

Изобретение относится к технике элсктросвязн к может использоваться в системак передачи данных контроля 11 управления, являясь совершенство вапием изобретения, описанного в авт.св. № 754687,

Целью изобретепрш является повышение помехоустойчивости в каналах связи с иеременньми параметрами.

Па чертеже представлена структурная электрическая схема устройства.

Устройство для статистического обнаружения дискретных сигналов в каналах связи с межсимвольной интерференцией содержит приемник 1 непрерывных сигналов, блок 2 задержки, сумматор 3, решающий блок 4, детекто 5 качества, формирователь 6 последовательности стираний

регенератор 7т-ичных сигналов, формирователь О

8 гипотетической последовательности, блок сумматоров 9 по модулю m, генератор 10 предполагаемых ошибок, (Умножитель 11 на коэффициенты шумовых остатков, суммирующий блок 12, линшо задержки 13, блок 14 вычитания пepeмпo кн pль 15, интегратор 16, пороговый-блок 17, дополнительный формирователь 18 гипотетической последовательности, счетчик 19.

Устройство-для статистического обнаружения дискретных сигналов в каналах связи с межсимвольной интерференцией работает следующим образом

Принятие колебания с выхода прием ншса 1 непрерывных сигналов поступаю на входы детектора 5 качества и регенератора 7т -ичных сигналов и на вход линии задержки 13. С выхода детектора 5 качества сигналы записыв,аштся в формирователь 6 последовательности стираний, а с выхода регенератора 7 Гп-ичных сигналов - в формирователь 8 гипотетической последовательности. Скорость записи, в формирователях 6 и 8, строящихся на основе сдвигающих регистров длины .1), равной интервалу памяти канала, равна скорости манипуляции Y . С выхода формирователя 8 гипотетической последовательности сигналы поступают на одну группу входов блока 9 сумматоров по модулю m , при этом скорость изменения состояний на выходах формирователя 8 гипотетической после довательности всегда равна V , на другую группу входов которого поступают сигналы с генератора 10 предполагаемых ошибок со скоростью V L , а на третью группу входов поступают сигналы с выхода формирователя 6 последовательности стираний. При

Этом скорость изменения состояний на выходах формирователя 6 последовательности стираний зависит от числа 0 сигналов стираний, которые вьщает детектор 5 качества, и равна

Vm , что аа время приема одного символа обеспечивает на выходе блока 9 сумматоров по модулю пз формирование наборов комбинаций символов с учетом предполагаемых и анамальных ошибок

на интервале памяти канала.

Каждая из полученных на выходе блока 9 сумматоров по модулю ш комбинация из набора m возможных проходит через умножитель 11 на коэффиляемых для данного канала предварительно. Результат умножения для каждой комбинации с выхода умнол{ителя 11 на коэффициенты шумовых остатков складывается на суммирующем блоке 12, а затем поступает на второй (вычитающий) вход сумматора 3, на первый (суммирующий) вход которог через блок 2 задержки с выхода приемника 1 непрерывных сигналов поступает сигнал обрабатываемого символа.

Сигнал с выхода сумматора 3 анализируется в решающем блоке 4 на интервале памяти канала L и затем принимается решение о переданном символе.

Количество сигналов стираний зависит от уровня порога, устанавливаемого в детекторе 5 качества и качества канала связи. При ухудшении качества канала связи вероятность необнаруженной ошибки детектора 5 качества увеличивается, если уровень порога детектора 5 качества оставить без изменения, что ведет к снижению помехоустойчивости, приема. Для устранения этого эффекта необходимо изменить уровень порога детектора 5 качества. Происходит это следующим образом.

Сигналы С выхода решающего блока 4 поступают на вход дополнительного формирователя 18 гипотетической последовательности для формирования путем воздействия на информационный параметр несущего колебания, подобного обрабатываемому приемником непрерывных сигналов 5 (i) гипотетическог уиенты шумовых остатков, опреде311

сигнала 5(t) на длине памяти канала 1, равной 5 (i) , Сформированный дополнительным формирователем 18 гипотетический сигнал (i) подается на второй вход блока 14 вычитания, на первый вход которого после предварительной задержки в линии 13 задержки подается входной сигнал 5 (i). Применение линии 13 задержки обусловлено необходимостью, компенсации временного рассогласования между 5 (i) иб(). Разностный сигнал с выхода блока 14 вычитания, обусловленный как помехами, су1цествующими э канале связи, так и ошибочными решениями решающего блока 4, поступает на оба входа перемножителя 15, выполняющего роль квадратора, а затем на вход интегратора 16, где вычисляется энергия разности между сигналами 5 (i) и 5 (i) на длительности L элементов, где L устанавливается емкостью счетчика 19,

14

подсчитывающего текущее количество решений, а сигналы пересчета служат в качестве синхросигналов интегратора 16, определяющих время работы.

Результат интегрирования поступает на Пороговый блок 17, имеющий В поре гов, В зависимости от числа ошибочных решений на длине из L элементов величина разностной энергии на выходе

интегратора 16 растет пропорционально количеству ошибок, что ведет к появлению соответствующего числа порО1 оц превьшзений на выходе порогового блока 17, которые изменяют уровень порога детектора 5 качества.

Таким образом, предлагаемое устройство позволяет повысить помехоустойчивость в каналах с переменными (Параметрами за счет изменения уровня порога детектора качества в зависимости от качества канала связи.

УСТРОЙСТВО ДЛЯ СТАТИСТИЧЕСКОГО ОБНАРУЖЕНИЯ ДИСКРЕТНЫХ СИГНАЛОВ В КАНАЛАХ СВЯЗИ С МЕЖСИМВОЛЬНОЙ ИНТЕРФЕРЕНЩ1ЕЙ по авт.св. № 754687, о тличающееся тем, что, с целью повышения помехоустойчивости в каналах связи с переменными параметрами, введены последовательно соединенные линия задержки, блок вычитания, перемножитель, интегратор и пороговый .блок, а также дополнительный формирователь гипотетической последовательности и счетчик, к входу которого и первому входу формирователя гипотетической последовательности подключен выход решающего блока, к второму входу дополнительного фо1Я4Ирователя гипотетической последовательности подключен дополнительный выход приемника непрерывных сигналов, выход которого подключен к входу линии задержки, при этом выход дополнительного формирователя гипотетической последовательности подключен к второму входу блока вычитания, выход последнего подключен к второму входу (Л перемножителя, а выходы счетчика и порогового блока подключены к управляющим входам соответственно интегратора и детектора качества.