Устройство для приема сигналов, закодированных с избыточностью Советский патент 1989 года по МПК H04L17/16 

ел

ьо

со

3150

Изобретение относится к технике электросвязи и может использоваться для помехоустойчивого приема дискретных сигналов.

Цель изобретения - повышение помехоустойчивости при изменении коэффициента передачи канала связи.

На чертеже представлена структурная электрическая схема предложенног устройства.

Устройство для приема сигналов, закодированных с избыточностью содержит блок 1 задержки, первый и второй решающие блоки 2, 3, детектор 4 качества, формирователь 5 гипотетических сигналов, блок 6 управления, первый блок 7 ключей, блок 8 спертки блок 9 сравнения, второй блок 10 ключей, интегратор 11, блок 12 памяти, формирователь 13 пороговых уровней, управляемый делитель 14 напряжения, блок 15 выборки и хранения, блок 16 вычитания, пороговый блок 17 регистр 18, формирователь 19 сигнала, управляемый делитель 20 частоты.

Устройство работает следующим образом.

На вход устройства поступают искаженные помехами двоичные сигналы, уровень которых в зависимости от коэффициента передачи канала связи изменяется. Первый решающий блок 2 принимает решение по каждому элементу с задержкой на один такт рабочей частоты дискретного канала связи t, и оишбается тем чаще, тем интенсивней помехи D канале свЯзи или чем меньше его коэффициент передачи. Одноврем-енно с работой первого решающего блока 2 детектор А качества принимагт решение о надежности принятия Р шсние первым решающим блоком 2 по ка.адому элементу избыточного кодового слова.

В нaчaльFlЫ момент времени блок 6 управления по принятой двоичной пос- ледоплтельности специальной конфигурации с выхода первого решаюв .его блока 2 и сигналам детектора качества определяет границы кодовых слов (цикл), что соответствует появлению на его выходах сигналов, определяющих начало и конец обрабатываемых слов вторым решающим .блоком 3, фор- п poвaтeлeм 5 гипотетических сигналов, iiPpBi.iM блоком 7 ключей и блоком 8 свертки. При недостаточно) а297

0

5

0

дежности принимаемого элемента первым решающим блоком 2 детектор качества выдает сигнал 9 на вход формирователя 5 гипотеп ических сигналов, которьп фопмирует в виде строк матрицы гипотетические последовательности следующим образом, если синхронно с поступлением решения об элементе (1 или О) сигнал с детектора 4 качества не поступает, то в столбце матрицы памяти формирователя 5 гипотетических сигналов записывается решение, принятое первым решаюисим блоком 2. Если же сигнал 9 поступил, элемент, поступающий с первого решающего блока 2, во внимание не принимается, и в столбце матрицы записывается разное количест- л .. ш .- верхней половице

в

5

0

5

0

5

0

5

в половине

строк матри11;ы

1, При поступление следуюп1;его сигнала 0 на длине этого же кодового слова Б очередном столбце матрицы заполняются в каждой из половинок строк разбитой пополам в верхней части строк.О, а в нижней 1 и так каждый раз с приходом очередного сигнала б на длительности кодового слова до разрешенного числа стираний Kg, связанного с минимальным кодо№1 1

соотношением

расстоянием d

Kg d ; - 1, определяюи(его разрез матрицы гипотетических последовательностей размера п х 2, с помощью модуляторов несущего колебания формирователь 5 приводит сформированные последовательности к виду канальных сигналоп - S(t), имеющих место по входу устройства.

Полученпче таким образом гипотетические сигналы S.(t) с выхода формирователя 5 гипотетических сигналов одновреме1П о с выходами сигналов y(t) |j(t)-Sj(t) + n(t), блока 1 задержки выступает на блок 8 сварт- ки, где осуществляется их свертка в целом па длине кодовой комбинации. Результаты сверток поступают в блок 9 сравнения, где входу с максимальным результатом свертки на выходе в соответствие ставится выход- Hoii сигнал 1 (а все остальные О), разрешаюпщй считывание с соответствующей строки матрицы формирователя 5 пос;гедовательности во второй решающий блок 3.

Выход детектора 4 качества соединен также с выходом блока 6 управ5

.пения, KoTcipbii t полсчитыплпт число сигналои О на ;итит(л(,ьго.-.ти каждог слова. их количество не превышает корректирующую способность ис- пользуемог о япя передачи сообшений кода, то блок 6 открывает с второго своего выхода первый ключ первого блока 7 ключей, блокируя остальные ключи, и элементы первой строки матрицы памяти поступают во второй решающий блок 3, работающей н режиме исправления ошибок. В противном случае сигналом 1 с блока 9 сравнения считываются элементы соответствующей строки матрицы памяти, кроме го Ч), этим же сигналом открывается тот ключ второго блока 10 ключей, на другой вход которого поступает сигнал, соответствующий максимальному результату сверток на длине j-ro

кодового слова

ni,

о где F,

м

n(t).Sj(t) dt.

о I Sj (t)- S (t) dc. Сигналы максимальных результатов свертки с выхода второго блока 10 ключей поступают на вход интегратора 11, где накапливаются на длительности 1 кодовых слов, равной интервалу локальной ста1ц онарности канала связи, на которой коэффициент jlj(t) остается неизменным. Этот интер ВсЧл определяется следующим образом. Гезультат сверток гипотетического и канального сигналов с выхода блока 8 сверток через второй блок 10 ключе поступает одновременно на один из входов блока 16 вычитания и вход блока 15 выборки и хранения, где хранится до поступления следующего результата свертки гипотетического и канального сигналов. По сигналу с выхода блока 5 управления результат свертки двух сигнале1В, записанный в блоке 15 В1.1борки и хранения, подается на второй вход блока 16 вычитания а в блок 15 заносится результат свертки гипотетического и канального сигналов следуюп(ей кодовой комбинации. Таким образом на входы блока 16 вычитания no;iamrcH значения сверток, характе1;изуюп ие очередную и кодоЕ ые комбинации. Сигнал разности cHRp i OK подается на вхо порогового блока 17. где сравнивает- г;т г заранее высттленным порогом. Если коэффициент передачи канала свя

1

.

10

15

20

5012976

зи изменился, то отличие результатов сверток будет выще установленного порога и на вход регистра 18 ггостуцит сигнал в виде логической переменной 1, если не изменился или изменился незначительно, то О. Сдвиг регистра 18 происходит по сигналу с выхода блока 6 управления. На основании числа 1, записанного в регистре 18, формирователь 19 сигнала определяет коэффициент деления, которьп подается на управляющие входы управляемого делителя 20 частоты и управляемого делителя 14 напряжения. Если изменения {U(t) часты при приеме различных кодовых комбинаций, то и коэффициент деления в управляемом делителе 20 частоты больше. Следовательно, и управляющий сигнал с его выхода, характеризующий длительность интервала локальной стационарности канала связи, будет поступать на вход интегратора 11 и блока 12 памяти чаще. Сигналы максимальных результатов свертки, накопленные в интеграторе 11, по управляющему сигналу с выхода управляемого делителя 20 записываются в блок 12 памяти, причем записывается не весь результат, а его среднее значение на длительности одного кодового слова. Деление происходит в управляемом делителе 14 напряжения, на управляю ций вход которого поступает сигнал с. выхода формирователя 19, который характеризует интервал локальной стационарности канала связи, т.е. число кодовых комбинаций, на длине которых 40 Р(-) практически не заменяется. Среднее значение результатов сверток хранится в блоке 12 памяти в течение последующего интервала накоштения н виде

25

30

35

е

А- SJ max

е V

nt,

S;j (t)dt.E,.

k,j n

(t)x

Сигнал с выхода последнего элемента блока 12 поступает на вход формирователя 13 пороговых уровней, который кажль й раз формирует пороговые сигналы детектору качества с учетом измef eния коэффициента передачи канала связи по энергч тике накопления Е(-. И}1тервал накомлпния интегратора 11 и интервал хранения блока 12 памяти задается сигналом переполнения управляемого делителя 14 напряжения, появляющегося после обработки каждого 1-го кодового слова.с

В случае появления на длине кодового слова числа стираний более чем NJ, на дополнительном входе блока 6 управления появляется сигнал Запрос )Q для канала обратной связи.

Формула изобретения

Устройство для приема сигналов, закодированных с избыточнос-тью, содержащее интегратор, блок задержки, последовательно соединенные первый решающий блок, блок управления, к второму входу которого подключен выход детектора качества, первый блок ключей и второй решающий блок, второй вход которого соединен с вторым выходом блока управления, с управляющим входом формирователя гипо тетических сигналов, к первому сигнальному входу которого подключен первый выход первого решающего блока и с управляющим входом блока свертки, к одним входам которого подключены одни выходы формирователя гипотетических сигналов, второй сигнальный вход и другие выходы которого соединены соответственно с выходом детектора качества, к первому входу которого подключен второй выход первого решающего блока, и с одними сигнальными входами первого блока (Ключей, другие сигнальные входы которого соединены с сигнальными входами второго блоХа ключей и с выходами блока сравнения, входы которого соединены с выходами блока свертки.

5

0

5

0

5

0

к другому входу которого подключен выход блока задержки, и с управляющими входами второго блока ключей, выход которого подключен к сигнальному входу интегратора, и последовательно соединенные блок памяти и формирователь пороговых уровней, выходы которого подключены к пороговым входам детектора качества, второй вход которого соединен с входом первого решающего блока, который является входом устройства, и с входом блока задержки, отличающее- с я тем, что, с целью повьш1ения помехоустойчивости при изменении коэффициента передачи канала связи, введены последовательно соединенные формирователь сигнала и управляемый делитель частоты, выход которого подключен к управляющим входам блока памяти и интегратора, управляемый делитель напряжения и последовательно соединенные блок выборки и хранения, блок вычитания, пороговый блок и регистр, управляющий вход и выходы которого соединены соответственно с вторым выходом блока управления, который подключен к управляющему входу блока выборки и хранения, и с входами формирователя сигнала, выход которого подключен к управляющему входу управляемого делителя напряжения, сигнальный вход и выход которого соединены соответственно с выходом интегратора и с сигнальным входом блока памяти, при этом выход второго блока ключей соединен с сигнальным входом блока выборки и хранения и с вторым входом блока вычитания, а второй выход блока управления подключен к управляющему входу управляемого делителя частоты.

Изобретение относится к электросвязи. Цель изобретения - повышение помехоустойчивости при изменении коэффициента передачи (КП) канала связи. Устройство содержит блок задержки 1, решающие блоки 2 и 3, детектор 4 качества, формирователь (Ф) 5 гипотетических сигналов, блок управления 6, блоки 7 и 10 ключей, блок свертки 8, блок сравнения 9, интегратор 11, блок памяти 12, Ф 13 пороговых уровней, управляемый делитель 14 напряжения, блок выборки и хранения 15, блок вычитания 16, пороговый блок 17, регистр 18, Ф 19 сигнала и управляемый делитель 20 частоты. На вход устройства поступают искаженные помехами двоичные сигналы, уровень которых в зависимости от КП канала связи изменяется. Если КП изменится, то отличие результатов сверток будет выше установленного порога и на регистр 18 поступит сигнал логической переменной "1", сдвиг в котором производит блок управления 6. На основании числа "1", записанных в регистре 18, Ф 19 определяет коэффициент деления для делителей 14 и 20. В результате, с учетом изменения КП, каждый раз Ф 13 формирует пороговые сигналы для детектора 4, который принимает решение о надежности принятия решения решающим блоком 2 по каждому эл-ту избыточного кодового слова. 1 ил.