Устройство для формирования балансного троичного кода Советский патент 1985 года по МПК A61B5/22 

Изобретение относится к технике цифровых систем передачи и может быть использовано в цифровых системах связи, линейные тракты которых оборудованы регенераторами квазитроичных сигналов. Целью изобретения является повышение помехоустойчивости. На чертеже представлена структур ная электрическая схема предлагаемого устройства формирования балан ного троичного кода. Устройство содержит последовательно-параллельный преобразователь кода Г, постоянный запоминающий блок 2, параллельно-последовательны преобразователь 3 кода, дополнитель ный параллельно-последовательный пр образователь 4 кода, первый 5 и вто рой 6 Формирователи импульсов, вычи тающий блок 7 и генератор 8 тактовы импульсов (ТИ). Устройство работает следующ образом. От источника информации информационная последовательность двоичных символов поступает на вход последовательно- параллельного преобразователя 1 кода, состоящего из восьми D-триггеров, соединенных по схеме сдвигающего регистра. На управляющий вход последовательно-параллельного преобразовател 1 кода с первого выхода генератора ТИ подаются импульсы, следующие с периодом, равным тактовому интервалу последовательности двоичных символов. После прихода каждого восьмо импульса и до прихода каждого пос ледующего импульса.на восьми выхода последовательно-параллельного преоб разователя 1 кода одновременно присутствуют восемь информационных двоичных символов, расположенных в порядке их поступления и в совокупности образующих одну из возможных адресных комбинаций. В момент образования кажд.ой восьмиразрядной адре ной комбинации на управляющий вход постоянного запоминающего блока 2 с второго выхода генератора 8 ТИ поступает импульс, подключающий эту адресную комбинацизо к восьми адресным шинам постоянного запоминающего блока 2 на время ее существования. Восьмиразрядная адресная комбинация подключает выходы определенных первой и второй групп из восьми ячеек памяти каждая постоянного запоминающего блока на выход этого блока. Данный объем памяти постоянного запоминающего блока 2 составляет 256x16 двоичных ячеек. С выходов постоянного запоминающего блока 2 первая и вторая группы из восьми двоичных символов поступают на входы соответственно параллельно-последовательного преобразователя 3 кода и дополнительного параллельно-последовательного преобразователя 4 кода, каждый из которых состоит из восьми D-триггеров. На управляющие объединенные входы преобразователей с третьего выхода генератора 8,ТИ подаются импульсы, следующие с периодом, в восемь раз большим тактового интервала исходной информационной последовательности двоичных символов. Под воздействием этих импульсов на выходе параллельно-последовательного преобразователя 3 кода поочередно появляются восемь символов первой группы символов, а на выходе дополнительного параллельно-последовательного преобразователя 4 кода поочередно появляются восемь символов второй группы символов. В первом и втором формирователях 5 и 6 импульсов, которые представляют собой одинаковые импульсные усилители, происходит усиление символов первой и второй групп, которые затем поступают соответственно на первый и второй входы вычитающего блока 7, который представляет собой импульсный трансформатор, в котором вычисляется разность значений усиленных символов первой и второй групп, подаваемая на выход устройства. . Информация, записываемая в память постоянного запоминающего блока 2 зависит от характеристик линейного тракта цифровой системы передачи и от требований к последней. В общем случае она определяется по следующему алгоритму: из 6561-го троичного слова полного восьмиразрядного троичного кода выбирают те слова, которые удовлетворяют требованиям линейного тракта к величине постоянной и низкочастотных составля Ш(их линейного сигнала, из оставшихся слов выбирают те, которые отстоят каждое от каждого в метрике Минковского на расстояние, не меньшее чем три, что и обеспечивает на приемной стороне системы передачи возможность исправления всех одиночных и обнаружение некоторых двойных ошибок. Из оставшихся слов выбирают те 256 восьмиразрядных троичных слов, которые наипучшим образом удовлетворяют тем же требованиям конкретного линейного тракта

Затем каждому возьмиразрядному троичному слову ставятся в соответствие первая и вторая группы из восьми двоичных символов таким образом, что символ О любых позиций троичного слова соответствует символам О тех же позиций первой и второй двоичньк групп, символам 1 любых позиций троичного слова

1841044

соответствуют символы 1 и О тех же позиций первой и второй групп соответственно, символам -1 любых позиций троичного слова соответствуют символы О и 1 тех же позиций первой и второй групп соответственно : Полученные 256 пар из восьмиразрядных групп двоичных символов . заносятся в память постоянного запоминающего блока 2.

Балансный троичный код, формируемый предлагаемым устройством исправляет все одиночные (первой кратности и порядка) ошибки, т.е. ошибки, t5 в результате которых в одной позиции кодового слова напряжение сигнала увеличивается или уменьшается на один уровень.

УСТРОЙСТВО ФОРМИРОВАНИЯ БАЛАНСНОГО ТРОИЧНОГО КОДА, содержащее последовательно соединенные генератор тактовых импульсов последовательно-параллельный преобразователь кода, постоянный запоминающий блок и параллельно-последовательньй преобразователь кода, управляющий вход постоянного запоминающего блока и тактовый вход параллельно-последовательного преобразователя кода подключены соответственно к второму и третьему выходам генератора тактовых импульсов, причем информационный вход последовательно-параллельного преобразователя кода является входом устройства, отличающееся тем, что, с целью повьппения помехоустойчивости, в него ведены последовательно соединенные дополнительный параллельно-последовательный преобразователь кода, первый формирователь импульсов и вычитающий блок, а также второй формирователь импульсов, при зтом вход и выход второго формирователя импульсов подключены соответственно к выходу основного параллельно-последовательного преобразователя кода и второму входу вычитающего блока, инАормационные (Л входы дополнительного параллельнопоследовательного преобразователя кода подключены к соответствующим дополнительным выходам постоянного запоминающего блока, а тактовыйвход дополнительного параллельнопоследовательного преобразователя 00 кода подключен к третьему выходу генератора тактовых импульсов, причем выход вычитающего блока является выходом устройства.