Устройство поиска селективного вызова Советский патент 1985 года по МПК H04Q5/04 

Изобретение относится к технике связи, в частности к той ее области, которая связана с вопросами посылки, поиска и приема селективного вызова, Цель изобретения - сокращение времени поиска канала в условиях частых вызовов. На чертеже изображена электрическая структурная схема устройства поиска селективного вызова. Устройство поиска селективного вызова содержит, переключатель 1,-преобразователь 2, блок 3 синхроиизаци15, дешифратор-4, блок 5 сравнения, интегратор 6, блок 7 индикации, делитель 8 частоты, ь-лемент 9 сброса, бистабильный эл мент 10, пррвьш элемент И 11, первый элемент ЮШ 12, управляющий регистр 13, буферный регистр 14 сдв,ига, элемент ИЛИ-НЕ 15-, второй элемент И 16, второй элемент ИЖ блок 18 переключения, счетчик 19, третий элемент И 20. Устройство поиска селективного вызова работает .следующим образом Выходы всех каналов многоканал ной системы связи, в которой вызы ные сигналы представлены в виде кодовых последовательностей двух тональных частот, с помощью переключателя 1 поочередно подключаются к входу преобразователя 2 сигнала, формирующегося в соответ ВИИ с поступающей информацией опре деленные импульсные последовательности. Сформированные импульсные последовательности поступают на один из двух входов блока 5 сравнения и на вход блока 3 синхронизации. Блок 3 синхронизации содержит собственно схему синхронизации и опорный генератор, вырабатывающи тактовые импульсы для дешифратора 4 и исходные данные для делителя 8 частоты. Управление работой переключател 1 и смена кодовых последовательнос тей, записанных в дешифраторе 4 (каждому каналу соответствует своя кодовая последовательность), обеспечивается с помощью управляющего регистра 13. Тактовые импульсы для управляющего регистра 13 формируют ся с помощью делителя 8 частоты. В устройстве применяется синхро ный способ поддержания временных соотношений с передатчиком. При этом используется метод фазирования по рабочим импульсам, заключающийся в том, что блок 3 синхронизации вьще- ляет из всего потока информации моменты смены полярности рабочих импульсов и формирует в указанные моменты, импульсы.синхронизации. Эти импульсы обеспечивают подстройку фазы тактовых импульсов регистра дешифратора 4. Поступая на вход бистабильного элемента 10, импульсы синхронизации переводят его в другое состояние, а так как формирование импульсов синхронизации происходит только в моменты смены полярности рабочих импульсов, то при наличии в анализируемом канале помех (шумовых или .осторонних) и отсутствии вызывных сигналов импульсы синхронизации с выхода блока 3 синхронизации, не поступают и бистабильный элемент 10 находится, в одном и том же устойчивом состоянии, (исключение составляют только помехи, структура которых конгруэнтна структуре вызывных сигналов, однако вероятность появления таких помех по сравнению с шумовым достаточно мала). Напряжение с выхода бистабильного элемента 10, состояние которого в данном случае определяется отсутствием импульсов синхронизации, прикладывается к первому входу первого элемента И 11, на второй вход которого поступают импульсы с третьего выхода делителя 8 частоты. Поступление их производится через промежутки времени t (n+l)t , где п - максимальное количество следующих подряд импульсов одной полярности в вызывных командах устройства (например, п 5), tp - длительность одного импульса. При наличии напряжения на обоих входах первого элемента И 11, последний срабатывает и через первый элемент ИЖ 12 сбрасывает делитель 8 частоты (а также интегратор 6 через элемент 9 сброса в исходное состояние, при этом устройство подключается к следующему каналу). Если за время t (п+ Dtp поступает хоть один импульс синхронизации, переводящий бистабильный элемент 10 в другие состояния, то первый элемент И 11 не срабатывав3

Н.Т и анализ данного канала продолжается. При этом блок 5 сравнения производит сравнение принимаемой кодовой последовательности с кодовой последовательностью, поступающей с выхода дешифратоора 4. Сравнение кодовых последовательностей производится поимпульсно. Совпадение каждой -пары импульсов фиксируется в интеграторе 6, который обеспечивает сокращенное интегрирование, характеризуемое постоянной времени Од.

Если в результате интегрирования адресного признака, присущего анализируемому каналу, в поступающих сигналах не обнаружено (т.е. с выхода блока 5 сравнения импульсы совпадения в интегратор 6 не поступают), то со второго выхода интегратора 6 на третий вход делителя 8 частоты поступает сигнал, устанавливающий делитель 8 частоты в нулегвое состояние . Сброс интегратора 6 в этом случае обеспечивается также с помощью элемента 9 сброса.

Если результаты предварительного интегрирования положительны, то анализ данного канала продолжается. По истечении времени сокращенного основного интегрирования

g сигнал с выхода- интегратора 6 поступает в блок 7 индикации, а через первый элемент ИЛИ 12 сбрасывает делитель 8 частоты в исходное состояние.

Сброс интегратора 6 производится аналогично ранее рассмотренным случаям.

Если результаты предварительного интегрирования положительны, а основное интегрирование вследствие каких-либо причин (обусловленных, например, воздействием помех) не произошло, то перевод устройства, к анализу следующего канала осуществляют принудительно по истечении времени, обусловленного частотой тактовых импульсов, формируемых делителем 8 частоты. В исходном состоянии первые контакты блока 18 переключения замкнуты и работа устройства аналогична работе прототипа. В условиях же

889124

частых вызовов информация из блока 7 индикации поступает на вход счетчика 19 более часто.

Сброс и опрос счетчика 19 производят импульсы сброса, которые

формируют блок 3 синхронизации. В том случае, если за время между двумя импульсами сброса счетчик 19 успеет сосчитать импульсы, поступающие из блока 7 индикации, или их будет больше, на его выходе появится 1, которая переключает блок 18 переключений и устройство переводится в другой режим работы. ,

15 Для сокращения времени анализа и повьшения быстродействия устройства в условиях частых вызовов по всем каналам импульсная последователь- . ность принимаемая с выхода преобразователя 2, одновременно с подачей на блок 5 сравнения подается и на буферный регистр 14 сдвига. Числовая прследовательность максимальной длины в виде О и l с буферного регистра 14 поступает на входы элемента ИЖ-НЕ 15 и второго элемента И 16.

Элемент ИЛИ-НЕ 15 обеспечивает обнаружение серии из ( J1 -1) нулей. При появлении такой серии на выходе элемента ИЛИ-НЕ 15 формируется логический символ 1, который поступает на один из входов второго элемента ИЛИ 17. Второй элемент И 16 обеспечивает обнаружение серии из (h-l)

единиц. При появлении такой серии на выходе второго элемента И 16 формируется логический символ 1, который поступает на другой вход второго элемента ИЛИ 17, Через другие замкнутые контакты блока 18 переключения уровень логической 1 поступает на вход третьего элемента И 20, на другой вход которого поступают импульсы сравнения с выхог

да блока 5 сравнения. Так как выход третьего элемента И 20 соединен с входом блока 7 индикации, то на входы третьего элемента И 20 поступают уровни логических 1 и анализ

вызова в канале в условиях частых

вызовов происходит по наличию импульсов совпадения и наиболее длинной серии О и 1.

УСТРОЙСТВО ПОИСКА СЕЛЕКТИВНОГО ВЫЗОВА, содержащее последовательно соединенные переключатель, преобразователь, блок синхронизации, дешифратор, блок сравнения, интегратор, блок индикации, а также последовательно соединенные делитель частоты, элемент сброса, бистабильный элемент, первьй элемент И, первый элемент ИЛИ, выход которого соединен с первым входом делителя частоты, второй вход которого соединен с вторым выходом блока синхронизации, а второй выход делителя частоты соединен с входом управляющего регистра, первый выход которого соединен с вторым входом дешифратора, а второй выход управляющего регистра соединен с первым входом переключателя, второй вход которого является входом устройства, при этом второй выход преобразователя соединен с вторым входом блока сравнения, а второй выход интегратора соединен с третьим входом делителя частоты, второй вход интег- ратора соединен с вторым выходом элемента сброса, второй вход первого элемента ИЛИ соединен с первым выходом интегратора, третий выход делителя частоты соединен с вторым входом первого элемента И, о т л ичающееся тем, что, с целью сокращения времени поиска канала в условиях частых вызовов в него введен буферный регистр сдвига, вход которого соединен с третьим выходом преобразователя, а выходы буферного регистра сдвига соединены с входами введенного элемента ИЛИ-НЕ и с входами введенного второго элемента И, выход которого соединен с первым входом введенного (Л второго элемента ИЛИ, второй вход которого соединен с выходом элемента ИЛИ-НЕ, а выход второго элемента ИЛИ соединен с первым входом блока переключения, второй вход торого соединен с третьим выходом блока синхронизации, четвертый выхбД которого соединен с первым входом эо эо введенного счетчика , выход которого соединен с третьим входом бло;о ка переключения, первый выход которого соединен с вторым входом бистабильного элемента, а второй выход блока переключения соединен с первым входом введенного третьего элемента И, второй вход которого соединен с выходом блока сравнения, а выход третьего элемен та И соединен с вторым входом блока индикации, выход которого соединен с вторым входом счетчика.