Генератор нормально распределенных случайных чисел Советский патент 1986 года по МПК G06F7/58 

1

Изобретение относится к области вычислительной техники и может быть использовано для определения импульных переходных характеристик различных динамических систем.

Цель изобретения - повышение быстродействия устройства.

На фиг.1 представлена функциональная схема генератора нормально распределенных случайных чисел; на фиг.2 - функциональная схема блока синхронизации; на фиг. 3 - функцио- нальная схема узла управления блоком памяти; на фиг.4 - временные диаграммы работы блока синхронизаци

Генератор содержит датчик 1 равномерно распределенных случайных величин, группу мультиплексоров 2, блок 3 памяти, регистры 4 .и 5 памяти, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 6, сумматор 7, блок 8 синхронкзации, узел 9 управления блоком памяти.

Блок 8 синхронизации содержит два однотактных Т-триггера 10 и 11 элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 12, элемент ИЖ-НЕ 13, элемент НЕ 14, элементы И 15.-18, элементы НЕ 19 и 20.

Узел 9 управления блоком памяти содержит элемент ИЛИ 21, кольцевой регистр 22 сдвига, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 23, умножитель 24, сумматоры 25 и 26, двоичные счетчики 27-29, триггер 30, элементы И 31-35, мультиплексор 36, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 37, элемент НЕ 38, элемент ИЛИ-НЕ 39.

Узел управления памятью работает следуюищм образом.

В исходном состоянии во всех двоичных счетчиках узла 9 записан нулевой код, в старшем разряде X кольцевого регистра 22 сдвига записана 1, триггер 30 установлен в О. Кодом 00 на управляющих входах мультиплексора 36 выходы двоичного счетчика 27 и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 37 подключаются к адресному входу блока памяти. Ноль на первом входе элемента ИЛИ 21 разрешает прохождение импульсов с второго выхода блока синхронизации на тактовом входе двоичного счетчика 27. На выходах двоичного счетчика 27 и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 37 формируются адреса записи нулевого перестановочного шага вычислительной процедуры. Вся реализация разбивается на блоки по четыре отсчета, среди которых необходимо сделать перестановки. Если номер отсчета и адрес, по которому он будет записан в блок памяти, представить в двоичном коде, то перестановки сведутся к перекодировке двух младших битов согласно следующей схеме;

Номер отсчета ХХОО 001 ХХ10 ХХ11

Адрес операнда ХХОО 0010 XXI 1 ХХ01

5

0

5

где XX - старшие биты код.

После заполнения информацией блока памяти на выходе старшего разряда двоичного счетчика 27 формируется 1, устанавливающая триггер 30 в 1. Лри этом элемент ИЛИ 21 запрещает прохождение импульсов на тактовый вход двоичного счетчика 27, элемент И 33 разрешает прохождение тактовых импульсов с первого выхода блока синхронизации на тактовый -вход счетчика 28, элемент И 31 разрешает прохождение импульсов с третьего выхода блока синхронизации на управ- ляюш;ий вход мультитшексора 36. 1 на управляющем входе старшего разряда мультиплексора 36 разрешает подключение к входу блока памяти сумматоров 25 и 26. Счетчик 28 формирует текущее значение переменной j согласно рекурентным соотношениям

b-X{J+,2 ). к +1,

Х(;,,,Л,.,. ..1 П-К,

0

5

-- X {л + ; (( л +, 2

-- X (J

где X - п - k 1

J 1

п - к t 1.

t 2

h-K

- X (j+ i 2 K+ 1

K.

0

причем к 0,.

адрес операнда, п fogjN; число двоичных разрядов, номер шага вычислительной процедуры,

номер интервала разбиения дли- нь1 реализации на К-ом шаге, номер отсчета на интервале разбиения i,

ir; i о, j

Верхняя граница изменения j задается кодом на выходе регистра 22 сдвига. Счетчик 29 формирует теку- 55 ЩУю переменную i, которая перемно- л аетса с кодом поступающим с выхода регистра 22 сдвига. Полученный код поступает на первый вход

3

сумматора 25, на второй вход которого поступает код переменной j, при этом на выходе сумматора 25 формируется адрес первого операнда, который поступает на первые входы мультиплексора 36 и сумматора 26,на вторые входы которого поступает код 2 На выходе сумматора 26 формируется адрес второго операнда. Адреса операндов поступают на выход мультиплексора 36 в соответствии с временными диаграммами (фиг.4). При низком уровне сигнала- на втором входе элемента И 31 на адресный вход блока памяти поступает код первого операнда, а при высоком уровне - код второго после формирования последнего адреса любого шага (кроме нулевого) вычислительной процедуры,на выходе элемента И 34 будет сформирован импульс, по которому счетчик 29 установится в О, произойдет сдвиг содержимого кольцевого регистра 22 вправо на один разряд. После завершения последнего п-го шага вычислительной процедуры при наличии 1 в разряде Х регистра 22 сдвига произойдет установка в О триггера 30. Таким образом, узел управления блоком памяти вновь готов к работе.

Генератор работает следующим-образом.

На нулевом шаге по тактовым импульсам, поступающим с второго выхода блока синхронизации, происходит запись ординат равномерно распределенного процесса в блок 3 памяти. После заполнения блока памяти высоким уровнем сигнала на управляющем входе группы мультиплексоров 2 выход сумматора 7 подключается к и нформа- ционному входу блока памяти и устройство реализует К шагов быстрой процедуры преобразования согласно временным диаграммам (фиг.4). Узел 9 формирует адрес первой ординаты, которая по первому тактовому импульсу записывается в регистр 4. По второму тактовому импульсу в регистр 5 записывается вторая ордината, код которой группы элементов ИСКЛЮЧАЮЩЕЕ Р1ЛИ 6 инвертируется, а в разряд рд переноса из младшего разряда сумматора 7 добавляется 1, тем самым на выходе сумматора 7 формируется разность ординат, которая по третьему тактовому импульсу записывается блок памяти по адресу второй орди-- наты. Далее при низком уровне сиг26450

нала на третьем выходе блока синхронизации на выходе сумматора 7 формируется сумма ординат и записывается по адресу первой ординаты. Фор- J мирование следующих ординат произойдет аналогично, т.е. за каждые четыре такта будет сформировано две ординаты соответствующего шага процедуры. На последнем шаге вычислило тельной процедуры на выходе сумматора 7 последовательно через два такта будут формироваться ординаты нормально распределенного случайного процесса.

15

Формула изобретения

Генератор нормально распределенных случайных чисел, содержащий дат- 2Q чик равномерно распределенных случайных величин и сумматор, отличающийся тем, что, с целью повышения быстродействия, в него введены группа мультиплексоров, блок 25 памяти, первый и второй регистры памяти, группа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, блок синхр онизации и узел управления блоком памяти, содержа- элемент ПНИ, кольцевой регистр сдвига, умножитель, первый и второй сумматоры, первый, второй и третий счетчики, триггер, первый, второй, третий,четвертьй и пятый элементыИ, мультиплексор,элемента ИСКЛЮЧАЮЩЕЕ ИЛИ,элемент НЕ, группу элементовИС- 35 КЛЗОЧАЮЩЕЕ ИЛИ, элемент ШИ-НЁ, при- чем первый выход блока синхронизации соединен с первым входом первого элемента И узла управления блоком памяти, выход которого подключен к тактовому входу первого счетчика и первому входу второго элемента И, второй вход которого соединен и с выходом элемента ИЯИ-НЕ, входы которого соединены с выходами элементов . ИСКЛЮЧАЮЩЕЕ ИЛИ группы узла управления блоком памяти, первые входы которых соединены с первой группой входов первого сумматора узла управления блоком памяти и с выходом пер- 50 вого счетчика, установочный вход которого соединен с выходом второго элемента И-и тактовым входом второго счетчика, выход которого соединен с первым входом умножителя, выход 55 которого подключен к второму входу первого сумматора узла управления блоком памяти, выход которого подключен к первому информационному входу

30

40

5

мультиплексора узла управления блоком памяти и к первому разрядноьгу входу второго сумматора, второй разрядный вход которого соединен с вторыми входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ группы узла управления блоком памяти, вторым разрядным входом ум- нолштеля и разрядным выходом кольцевого регистра сдвига со сдвигом на один разряд вправо, выход нулево го разряда кольцевого регистра сдвига соединен с первьм входом третьег элемента И, второй вход которого соединен с тактовым входом кольцевого регистра сдвига, установочными входами второго и третьего сч ;тчико и подключен к выходу четвертого элемента И, первые входы которого подключены к выходу второго сумматора и к второму информационному входу мультиплексора, третий информационный вход которого соединен с выходами старших разрядов третьего счетчика, первый разрядный выход которого подключен к первому входу элемен та ИСКЛЮЧАЮЩЕЕ ИЛИ и к нулевому разряду третьего информационного входа мультиплексора, первый разряд третьего информационного входа syль типлексора соединен с выходом зле- мента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход к-оторого подключен к нулевому разряду выхода третьего счетчика, чч.к- товый вход которого соедршен с выхс дом элемента ИЛИ, первый вход кото™ рого соединен с вторым выходом блока синхронизации и вторым входом чевертого элемента И, третий вход которого соединен с выходом элемента НЕ, выход третьего элемента И сое- динен с тактовым входом триггера, установочный вход которого подключе к выходу последнего разряда треть

6

его счетчика, выход триггера соединен с вторым входом элемента ИЛИ и с первым разрядом управляющего входа мультиплексора, вторым входом первого элемента И, первым входом пятого элемента И, управляющими входами мультиплексоров группы, второй вход первого элемента И соединен с выходом элемента НЕ и подключен к третьему выходу блока синхронизации, соединенному с вторым входом пятого элемента И, выход которого подключен к нулевому разряду управляющего входа мультиплексора, выход которого подключен к адресному входу блока памяти, выход которого подключен к информационным входам первого и второго регистров памяти, выход первого регистра памяти соединен с первым входом сумматора, выход которого является выходом генератора и соединен с первыми информационными входами мультиплексоров группы, выходы которых подключены к информационному входу блока памяти, тактовый вход второго регистра памяти соединен с четвертым выходом блока синхронизации, выход, второго регистра памяти создинен с вторыми входами элементов ИСК.ЛЮЧАЮЩЕЕ ИЛИ группы, выходы которых подключены к второму входу сумматора, пятый выход блока синхронизации соединен с входом Опрос датчика равномерно распределенных случайных величин, выход которого подключен к вторым информационным входам мультиплексоров группы, тактовый вход блока синхронизации является тактовым входом генератора, а четвертый выход блока синхронизации . подключен к тактовому входу второго регистра памяти.

Фиг2

ГЦ.

JmAAAAAAfiAAAA.

-n

JT

-MT

I r

n

JL

ГТ

44T141 . J J L 1 14 1-1

Составитель И. Столяров Редактор Т. Кугрьшева Техред В.Кадар °PP® °P f f

- . - -. - -------------- - - - Заказ 2134/48 Тираж 671 Подписное ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб,, д. 4/5

Прпчзводственно

-полиграфическое предприятие, г. Ужгород, ул. Проектная,4

(Put. V

Изобретение относится к области вычислительной техники и может быть использовано для определения импульсных переходных характеристик различных динамических систем в задачах идентификации. Цель изобретения - повьшение быстродействия за . счет использования быстрого алгоритма формирования ординат нормально распределенного случайного процесса. Генератор содержит датчик равномерно распределенных случайных величин, сумматор, группу мультиплексоров, блок памяти, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй регистры памяти, блок синхронизации, узел управления блоком памяти случайного процесса. На первом этапе происходит запись ординат равномерно распределенного процесса в блок памяти. После заполнения блока памяти устройство реализует п шагов быстрой процедуры преобразования.Под действием тактовых импульсов,поступающих в узел управления блоком памяти, блок памяти, первый и второй регистр памяти, сумматор, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ из блока синхронизации, формируются ординаты нормально распределенного случайного процесса. 4 ил. с (Л ГчЭ N3 О 4ii. СЛ