Цифровой коррелятор Советский патент 1984 года по МПК G06F17/15 

Изобретение относится к специали зированным средствам вычислительной техники и предназначено для взаимно корреляционной обработки сигналов. Измерение взаимной корреляционно функции (ВКФ) между входным и опорным (детерминированным) сигналами в реальном масштабе времени требует обработки всего массива выборок {определяемого сложностью сигнала и точностными параметрами измерения за время двумя соседними выборками, поступающими на вход коррелятора. Известен цифровой коррелятор, в котором с целью сокращения количест ва выполняемых операций умножения входная информация подвергаете предварительной обработке в дополнительном накапливакщем сумматоре в частности операнды объединяются в блоки с последующим суммированием операндов в пределах. Тем самым достигается замена части операций умножения менее трудоемкой операцией сложения. Коррелятор содержит блоки памяти с произвольным доступом к информации, блок умножения, ряд накапливающих сумматоров, счетчики адресов, синхронизатор и сортветствукадие связи l . Недостатком данного устройства является то, что хотя количество операций умножения существенно сокр (в ряде случаев не менее, чем на порядок}, однако при анализе высокочастотных процессов времени, отводимого на выполнение даже этого относительно небольшого количест ва операций умножения, явно недоста точно из-за- использования медленно действующих умножителей. I. Наиболееблизким по технической су111ности к предлагаемому является цифровой коррелятор, содержащий два блока задержки с памятью (ВЗП) значений выборок входного и опорного сигналов, входы которых являются входами коррелятора, выходы соедине ны с входами умножителя, а адресные входы - с соответствующими им форми рователями адресов в режимах записи и считывания, выход умножителя соединен с информационным входом блока памяти Jtlpoизвeдeний (БПП) , адресные входы которого через мультиплексор соединены либо с выходом адресного счетчика 4в режиме записи), либо с выходом формирователя адреса считывания, информационный вход которого соединен с блоком памяти адреса, выход БПП соединен с накапливающим сумматором, генератор импульсов (ГИ выходами соединен с формирователями адресов, блоками памяти адресов, с управлянхдим входом мультиплексора и с входами запись - считывание БПП 2 . Данное устройство позволяет в N/Q (где-N - число циклов вычислений ВКФ, Q - число выборок опорного сигнала.) раз сократить время сигнала, необходимое на выполнение операций умножения за счет сокращения количества операций умножения. Однако в ряде случаев при обработке быстропротекакадих процессов, даже при использовании сверхбыстродействующих умножителей, на операции умножения тратится значительное время, В таких случаях задачу решают путем параллельного подключения Нескольких идентичных умножителей которые являются сложными г;рифметическими устройствами. Цель изобретения.- повышение быстродействия коррелятора. Поставленная цель достигается тем,что в цифройой коррелятор, содержащий блок памяти, выход которого соединен с входом первого накап|Лива.:гацего cyMiViaTopa, а адресный вход подключен к выходу мультиплексора, вход записи блока- памяти объединен с входом адресного счгетчика записи и подключен к первому входу блока синхронизации, второй выход которо-го соединен с управляизцим входом мультиплексора, входом считывания блока памяти и управляквдим входом блока постоянной памяти, выход которого соединен с первым входом формирователя адресов считывания второй вход которого подключен к третьему выходу блока синхронизации, выход формирователя адресов считывания подключен к первому информационному входу мультиплексора, второй информационный вход которого подключен к выходу адресного счетчика записи, введены регистр входной выборки, второй накапливающий сумматор и регистр сдвига, управляющий вход которого подключен к первому выходу блока синхронизации, а выход соединен с информационным входом блока памяти, информационный вход регистра сдвига подключен к выходу второго накапливающего сумматора, первый вход которого соединен с выходом регистра входной выборки, вход которого объединен с вторым входом второго накапливанщего сумматора и является информационным входом коррелятора. . На фиг. 1 представлена структурная схема цифрового коррелятора; на фиг. 2 - структурная схема формирователя адресов считывания. Коррелятор содержит регистр 1 входной выборки, первый накапливающий cyMi iaTop 2, последовательно соединенные регистр 3 сдвига и блок 4 памяти, второй накапливающий сумматор 5, первый вход которого соединен с выходом регистра 1 входной выборки, а второй вход объединен с входом регистра выборки и является входом коррелятора. Вход первого накапливающег сумматора 5 соединен с выходом блока 4 памяти, последовательно соединенные блок 6 синхронизации, адресный 7 счетчик записи и мультиплексор 8, выходом подключенный к адресному входу блока 4 памяти, вход адресного 7 счетчика записи дополнительно соединен с входом записи блока 4 памяти и управляющим входом регистра 3 сдвига, второй выход блока 6 синхронизации через последовательно соединенные блок 9 постоянной памяти и формирователь 10 адресов считывания соединен с вторым информационным входом мультиплексора 8, вход блока 9 постоянной памяти дополнительно соединен с управляющим входом мультиплексора 8 и входом считывания блока 4 памяти, третий выход блока б синхронизации соединен с управляющим входом формирователя 10 адресов.

Формирователь адресов считывания аналогичен 2 и содержит счетчик 1 и сумматор 12,,первый вход которого подключен к выходу счетчика. Второй вход сумматора 12 и вход счетчика 11 являются соответственно первым 13 и вторым.14 входами формирователя, выход 15 которого является выходом сумматора.

Блок 6 синхронизации, как ив известном устройстве 2 , содержит кварцевый генератор и набор управляемых, делителей, с выходов которых снимаются синхронизирующие импульсы определенной частоты и длительности

Цифровой коррелятор работает еледующим образ.ом.

Каждая выборка входного сигнала записывается в регистр 1 входной выборки, где хранится удвоенное ее значение в течение цикла, до момента прихода очередной входной выборки.

Удвоение кода в регистре 1 входной выборки осуществляется путем его сдвига на один разряд в сторону старших разрядов регистра 1 относительно одноименных разрядов второго накапливающего сумматора 2. Таким образом, выходы .разрядов регистра 1 входной выборки соединены с входами разрядов накапливающего сумматора 2, номера которых отличаются на единицу от соответствующих номеров разрадов регистра 1.Одновременно выборка входного сигнала через второй накапливающий сумматор 5 поступает в регистр 3 ;сдвига, с которого произведение входной выборки на единицу (одно из значений опорного сигнала) снимается в блок 4 памяти. В регистре 3 сдвига код значения входной выборки поразрядно сдвигается в сторону старшего разряда, образуя тем самым в каждом такте сдвига на параллельных выходах регистра 3 сдвига произведения кода на числа ряда 2°, 2, ..., 2. Во время сдвига кода по разрядной сетке удвоенное значение входной выборки из регистра 1 выборки поступает в накапливающий сумматор, где складывается с предварительно записанным там значением входной выборки, т.е-, на выходе накапливаюгдего сумматора 5 формируюся произведения входной выборки на код равный 3. Данное произведение в регистре 3 сдвига последовательно умножается на ряд 2°, 2, 2, 2, . 2 (умножение на 2° не требует затраты времени), результаты поступаю в блок 4 памяти.

Суммирование в накапливающем сумматоре 5 (формирование произведений входной выборки на нечетное значени опорного сигнала) и последующий сдвиг полученного двоичного кода произведения по разрядной сетке регистра 3 сдвига (формирование произведений входной выборки на счетные значения опорного сигнала). осуществляется до тех пор, пока не будет осуществлено перемножение кода данной входной выборки на все возможные 5 значений опорного сигнала. Каждый цикл заканчивается обнулением накаплнвакщеГо сумматора 5 и регистра 3 сдвига. Таким образом, среднее время на выполнение одной операции умножения меньше, чем время выполнения операции cy cvIиpoвaния (как правило более трудоемкой, чем сдвиг по разрядной сетке) за счет параллельного выполнения операций. Адресный 7 счетчик записи в каждом цикле формирует Q кодов адресов, а за N циклов - NQ адресов, после чего он обнуляется, и повторяется, заново процесс формирования кодов адресов записи. Таким образом, общий объем памяти блока 4 памяти составляет N Q ячеек (в каждой ячейке хранится i -разрядное двоичное произведение) .

При вычислении каждой ординаты ВКФ осуществляется суммирование в накапливающем сумматоре 2 произведений, поступающих с выхода блока 4 памяти, путем опроса ячеек памяти. Формирователь 10 адресов считывания последовательно формирует адрес ячеек блока 4 памяти при помсхци блока 9 постоянной памяти (блока памяти адресов считывания), в котором хранится N значений кодов адресов блока 4 памяти, с учетом распределения значений выборок опорного сигнала по длине реализации (N) и последовательности записи в блоке 4 памяти формируемых произведений. Изменение адресов считывания от цикла к циклу осуществляется в формирователе 10 адресов путем суммирования по модулю HQ кода, определяющего номер цикла, с кодом, выдаваемым в данном та.кте считывания блоком 9 постоянной памяти.

Таким образом, по сравнению с прототипом существенно сокращается время, необходимое на выполнение операций умножения, за счет устранения избыточности при выполнении арифметических операций, обеспечивающих вычисление ординат ВКФ.

В прототипе на выполнение одной операции умножения затрачивается й:г МКС, а в предлагаемом коррелятоPG среднее время, затрачиваемое на выполнение аналогичной операции, сокращено более чем в 10 раз при использовании общей элементной базы (одинаковой степени интеграции).

Предлагаемое устройство при сохранении точностных параметров прототипа обладает значительно большим б:астродействием, меньшим объемом па мяти ОЗУ и упрощенной структурой.

Время необходимое прототипу для выполнения в цикле операции умножения определяется кaкil|,и При использовании сверхбыстродействующих умножителей, а следовательно сложных, громоздких и дорогостоящих время выполнения одной операции умножения можно привести ко времени выполнения одной простой условной логической операции (считывание, суммирование и т.д.). В предлагаемом корреляторе среднее время выполнения операции умножения всегда , чем время выполнения одной операции умножения в прототипе, так как процесс формирования произведений в предлагаемом устройстве происходит параллельно: умножение на нечетный код в накапливающем сумматоре путем выполнения одной операций суммирова ния, одновременно в сдвигающем реги0 стре происходит умножение на коды, равные 2, 2 2, ... 2 поразрядного сдвига кодов,

Общий объем памяти коррелятора сокращен на V +2 Q ячеек (изъятие из

S прототипа двух блоков.задержки с памятью общей емкостью N+Q я-1еек, одного блока памяти адресов емкостью N ячеек и увеличение объема памяти второго блока адресов на N -Q ячеек) .

0 Кроме того, общие аппаратурные

затраты сокращены за счет упрощенной структуры умножителя {статический регистр, накапливающий сумматор и сдвигакщий регистр) и изъятия уст5 ройств формирования адресов записи и считывания, двух блоков задержки с памятью.

По сравнению с базовым объектом (коррелятор Ф 7016) предлагаемый

Q коррелятор имеет более широкую полосу обработки входных сигналов за счет более высокого (не менее чем в 600 раз) быстродействия, отсутствуют дополнительные потери (4:1,5%) в точности измерения ординат ВКФ.

Использование в качестве регистра сдвига приборов с зарядовой связью (ПЗС) позволяет повысить эффективность предлагаемого устройства.

/4

О

ЦИФРОВОЙ КОРРЕЛЯТОР, содержащий блок памяти, выход которого соединен с входом первого накапливающего сумматора, а адресной вход подключен к выходу мультиплексора, вход саписи блока памяти объединен с входом адресного счетчика записи и подключен к первому выходу блока синхронизации, второй выход которого сое.динен с управляющим входом мультиплексора, входом считывания блока памяти и управлякицим входом блока постоянной памяти, выход которого соединен с первым входом формирователя адресов считывания, второй вход которого подключен к третьему выходу блока синхронизации, выход формирователя адресов считывания подключен к первому информационному входу мультиплексора, второй информационный вход которого подключен к выходу адресного счетчика записи, отличающийся тем, что, с целью повышения быстродействия коррелятора в нег-о введены регистр входной выборки, второй накапливающий сумматор и регистр сдвига, управляющий вход которого подключен к первому выходу блока синхронизации, а выход соединен с информацион- g HbiM входом блока памяти, информа(Л ционный вход регистра сдвига подключен к выходу второго накапливающего сумматора, первый вход которого соединен с выходом регистра входной выборки, вход которого объединен с вторым входом накапливающего сумматора и является информационным входом коррелятора. 00 м | 05