Устройство для сопряжения интерфейсов ЭВМ и внешней памяти Советский патент 1986 года по МПК G06F13/00 

N3

05

ьо

СП

Изобретение относится к вычислительной технике и предназначено для сопряжения программно управляемого канала ЭВМ с устройствами внешней памяти на магнитных дисках.

Целью изобретения является сокращение времени передачи данных через интерфейсы сопрягаемых устройств.

На фиг. 1 ,представлена блок-схема устройства; на фиг. 2 - схема блока управления передачей данных, на фиг. 3 - функциональная схема блока коммутации управляющих сигналов интерфейса ЭВМ; на фиг. 4 - функциональная схема блока коммутации управляющих сигналов интерфейса внешней памяти; на фиг. 5 - временная диаграмма работы блока управления передачей данных.

Устройство содержит выход 1 данных ЭВМ, регистр 2 управления интерфейсом ЭВМ, первая группа 3 элементов И, блок 4 коммутации управляющих сигналов интерфейса ЭВМ, регистр 5 управляющего слова, первый регистр 6 управляющих сигналов, вторая группа 7 элементов И, второй регистр 8 управляющих сигналов, блок 9 управления передачей данных, вторая группа 10 элементов ИЛИ, первая группа 11 элементов ИЛИ, буферный запоминающий блок 12, четвертая группа 13 элементов И, пятая группа 14 эле.ментов И, третья группа15 элементов И, блок 16 коммутации управляющих сигналов интерфейса внещней памяти, регистр 17 управления интерфейсом внещней памяти, вход 18 данных внещней памяти.

Блок управления передачей данных содержит первый элемент И 19, второй элемент 20 задержки, первый элемент ИЛИ 21, первый счетчик 22, четвертый элемент ИЛИ 23, второй элемент И 24, второй элемент ИЛИ 25, третий 26 и второй 27 триггеры, схема 28 сравнения, щестая группа 29 элементов И, третий элемент И 30, третья группа 31 элементов ИЛИ, первый элемент 32 задержки, второй счетчик 33, седьмой 34 и пятый 35 элементы И, третий элемент ИЛИ 36, третий элемент 37 задержки, седьмая группа 38 элементов И, шестой 39 и четвертый 40 элементы И, седьмой 41, пятый 42 и шестой 43 элементы ИЛИ, первый 44 и четвертый 45 триггеры. Кроме того, на фиг. 2 обозначены первый управляющий вход 46, выход 47 седьмого элемента ИЛИ, единичный выход 48 первого триггера, выход 49 первого элемента задержки, выход 50 четвертого триггера, вход 51 идентификации данных, выходы 52 первого элемента ИЛИ, единичный выход 53 третьего триггера, выход 54 второго элемента задержки, единичный выход 55 второго триггера, второй управляющий вход 56, выход 57 разрешения чтения, адресный выход 58, первый и второй стробирующие выходы 59 и 60 блока управления передачей данных.

Блок коммутации управляющих сигналов интерфейса ЭВМ содержит первый 61, второй 62, третий 63, четвертый 64 и пятый 65 элементы НЕ, управляющий 66, задания протокола обмена данными 67 и сброса 68 входы, а также выходы блока 4 коммутации управляющих сигналов интерфейса ЭВМ запроса 69, вектора состояния 70, разрешения приема данных 71 и формирования сектора управления 72, матрицу 73 элементов И- ИЛИ, элемент 74 задержки, триггер 75, первый 76 и второй 77 элементы И, первый 78 и второй 79 элементы ИЛИ, регистр 80 блока коммутации управляющих сигналов интерфейса ЭВМ.

Блок коммутации управляющих сигналов

интерфейса внешней памяти содержит матрицу 81 элементов И-ИЛИ, входы 82 управления вводом-выводом, вход 83 разрешения, вход 84 задания протокола обмена данными,

выход 85 формирования вектора управления, выход 86 вектора состояния, первый-пятый элементы НЕ 87-91, регистр 92, первый и второй элементы ИЛИ 93 и 94.

Кроме того, на фиг. I изображены вход

95 сброса устройства, вход 96 управления ЭВМ, выход 97 разрешения ввода-вывода ЭВМ, вход 98 данных ЭВМ, выход 99 управления внешней памяти, управляющий вход 100 внешней памяти и выход 101 данных внешней памяти.

Установка в исходное состояние устройства (фиг. 1 и 2).

Для установки в исходное состояние на установочный вход устройства подается сигнал «УСТО. В результате счетчики 22 и

5 33 очищаются. Указанный сигнал устанавливает в нулевое состояние через элемент ИЛИ 23 триггер 26, через элемент ИЛИ 25 триггер 27, через элемент ИЛИ 36 триггер 44, через элемент ИЛИ 43 триггер 45. В исходQ ном состоянии элемент И 19 по одному из входов, соединенному с нулевым выходом триггера 44, разрешен и находится в состоянии ожидания управляющего сигнала с выхода блока 4, а элемент И 24 по одному из входов, соединенному с единичным выхо5 дом триггера 44, запрещен. Элемент И 39 по одному из входов, соединенному с нулевым выходом триггера 26, разрешен и находится в состоянии ожидания управляющего сигнала от блока 16, а элемент И 40 по одному из входов, соединенному с единичным вы.кодом триггера 26, запрещен. Элементы И 30 и 35 по одним из входов, соединенных с цедйничными выходами триггеров 27 и 44 соответственно, запрещены. Сигналы и информация с выходов блока 9 не

5 подаются, в результате чего группы элементов И 7 и 13 по соответствующим входам запрещены, и в блок 12 информация не поступает.

Передача данных из внешней памяти в ЭВМ

1.Ввод в устройство управляющей информации и инициирование процедуры обмена данными (фиг. 1 и 2).

Из канала ЭВМ управляющая информация по шине 1 данных поступает на один из входов группы элементов И 3, а управляющие сигналы (щина управления) - на один из входов блока 4, в результате чего на выходе блока 4 генерируется сигнал, разрешающий по другому входу группу элементов И 3. С выхода группы элементов И 3 управляющая информация поступает в регистр 5, где хранится до конца обмена. Опустив процедуры передачи между ЭВМ и внешней памятью управляющей и диагностической информации, будем рассматривать непосредственно процедуру передачи данных между ЭВМ и внешней памятью.

Под действием управляющей информации регистра 5 блоки 4 и 16 начинают одновременно отработку протоколов обмена данными по интерфейсам ввода-вывода ЭВМ и внешней памяти. При этом вектор управления для интерфейса ввода-вывода ЭВМ формируется на регистре 2 под действием сигналов, поступающих на его вход с одного из выходов блока 4, а вектор управления интерфейсом внешней памяти формируется на регистре 17 под действием сигналов, поступающих на его вход с одного из выходов блока 16. Состояния регистров 2 и 17 передаются на шины управления интерфейсов ЭВМ и внешней памяти соответственно.

2.Передача данных из внешней памяти в блок 12 (фиг. 1, 2, 5а).

Указанная процедура включает формирование адресов ячеек блока 12 и запись по этим адресам информации данных, поступающих от внешней памяти.

2.1.Формирование адреса ячейки в блок 12.

Данные из внешней памяти по шине 93 данных поступают на один из-входов группы элементов И 13. В этот момент по шине 91 управления внешней памяти идентифицируется передача данных. Управляющая информация поступает на один из входов блока 16, и последний вырабатывает управляющий сигнал запроса (фиг. 5, поз. 46), который в счетчике 33 формирует адрес записи данных в блок 12. Ин.формация об адресе поступает Vta один и входов группы элементов И 38.

2.2.Управление работой блока 12 в режиме операции «Запись.

При выполнении операции записи данных, поступающих из внешней памяти, устройство работает следующим образом.

Сигнал запроса (фиг. 5, поз. 46) поступает на один из входов элемента И 39, другой вход которого разрешен состоянием нулевого выхода триггера 26, и на один из входов элемента И 40, запрещенного по другому входу состоянием единичного выхода триггера 26. Выходной сигнал элемента И 39 через элемент ИЛИ 41 (фиг. 5, поз. 47)

устанавливает триггер 44 в единичное состояние и поступает на вход элемента 32 задержки, с выхода которого (фиг. 5, поз. 49) сигнал через элемент ИЛИ 36 переводит триггер 44 в исходное нулевое состояние. В результате на триггере 44 по импульсу

запроса формируется строб (фиг. 5, поз. 48) длительность которого соответствует длительности цикла буферной памяти 12. Этот строб разрешает по другому входу группу элементов И 38, информация с вы.хода которой через группу элементов ИЛИ 31 в качестве адреса слова данных поступает в адресный вход блока 12. Этот же строб, являясь одним из выходных сигналов блока 9, разрешает по другому входу группу элементов И 13, в результате чего слово данных из внешней памяти через группы 13 и 11 элементов поступает на информационный вход блока 12.

Управляющие сигналы, поступающие с выхода блока 16 устанавливают по одному

из входов разряды второго регистра 8 управляющих сигналов, вектор состояния которого при наличии сигнала с вы.чода блока 9, поступающего на другой вход, через группу 10 элементов ИЛИ управляет режимом работы блока 12 (в данном случае выполняется операция «Запись). В результате по сформированному на счетчике 33 адресу в блок 12 записывается слово данных, поступившее из внешней памяти. Запись следующего слова данных осуществляется аналогично рассмотренному.

3. Передача данных из блока 12 в ЭВМ (фиг. 1, 2, 5 б).

Одновременно с записью слов данных из внешней памяти в блок 12 осуществляется считывание (выборка) записанных данных

из блока 12 и пересылка их в ЭВМ. Процедура чтения включает формирование адресов ячеек блока 12 и считывание по этим адресам информации данных с последующей пересылкой их в ЭВМ.

3.1. Формирование адреса ячейки блока 12

При определении адреса ячейки в блоке 12 устройство работает следующим образом.

Блок 4, управляя посредством регистра 2 интерфейсом ввода-вывода ЭВМ, вырабатывает сигнал запроса (фиг. 5, поз. 51), который поступает на счетный вход счетчика 22, где формируется адрес слова данных, поступающий на один из входов группы элементов И 29.

3.2. Управление работой блока 12 в режиме операции «Чтение.

Сигнал запроса (фиг. 5, поз. 51) поступает на один из входов элемента И 19,

другой вход которого разрешен в этот момент состоянием нулевого выхода триггера 44 и на один из входов элемента И 24, другой вход которого в этот момент запрещен состоянием единичного выхода триггера 44. Выходной сигнал элемента И 19 через элемент ИЛИ 21 (фиг. 5, поз. 52) устанавливает триггер 26 в единичное состояние и поступает на вход элемента 20 задержки, с выхода которого (фиг. 5, поз. 54 сигнал через элемент ИЛИ 23 переводит триггер 26 в исходное нулевое состояние. В результате на триггере 26 по сигналу запроса формируется строб (фиг. 5, поз. 53), длительность которого соответствует длительности цикла буферной памяти 12. Сформированный на триггере 26 строб разрешает по другому входу группу 29 элементов И, информация с выхода которой черезгруппу 31 логических элементов ИЛИ в качестве адреса выборки слова данных по ступает на адресный вход блока 12. Этот же строб, являясь одним из выходных сигналов блока 9, разрешает по одному из входов группу 15 элементов И. Управляющие сигналы, поступающие с выхода блока 4 устанавливают по одним из входов разряды первого регистра 6 управляющих сигналов вектор состояния которого при наличии выходного сигнала блока 9, поступающего на другой его вход, через группу 10 элементов ИЛИ управляет режимом работы блока 12 (в данном случае выполняется oneрация «Чтение).

В результате считанная из блока 12 информация поступает на другой вход группы 15 элементов И, с выхода которой эта информация поступает на вход 98 данных ЭВМ

Так как скорость передачи данных через интерфейс ввода-вывода ЭВМ меньше скорости передачи данных через интерфейс внешней памяти, то при условии одновременного начала записи массива информации в блок 12 из внешней памяти и чтения этого массива информации из блока 12 в ЭВМ весь массив данных будет передан без искажения.

Передача данных из ЭВМ во внешнюю память (фиг. 1, 2, 5 а, б).

В отличие от рассмотренного режима при передаче данных из ЭВМ во внешнюю память управляющие сигналы блока 4 устанавливают разряды регистра 6 так, что вектор его состояния через группу 10 элементов ИЛИ обеспечивает режим записи елова данных в блок 12. При этом информация данных поступает в блок 12 из ЭВМ через группу 7 элементов И, разрешенных единичным состоянием триггера 26, и группу 11 элементов ИЛИ (фиг. 56).

Управляющие сигналы блока 16 устанавливают разряды регистра 8 таким образом, что его вектор состояния обеспечивает режим «чтения информации из блока 12, которая поступает на один из входов группы 14 элементов И, другой вход которой разрешен в это время состоянием единичного выхода триггера 44. В результате информация с выхода группы 14 элементов И поступает на шины данных внещней памяти (фиг. 5 а).

Так как запись информации из ЭВМ в блок 12 осуществляется со скоростью ниже, чем чтение из блока 12 во внешнюю память, то инициирование процедуры чтения по отношению к процедуре записи задерживается на фиксированный интервал времени, который определяется, исходя из разности скоростей передачи данных. Информация об этой разности передается в регистр 5 в начальной фазе обмена, где хранится в течение всего времени обмена.

Выход регистра 5, соответствующий разрядам, где хранится указанная информация, для отработки необходимой задержки подключен к одному из входов схемы 28 сравнения, на второй вход которой поступает информация с выхода счетчика 22. При передаче информации из ЭВМ в блок 12 счетчик 22, формируя адрес блока 12, просчитывает количество переданных в блок 12 слов данных, что определяет временной интервал задержки. При достижении значения состояния счетчиком 22, соответствующего заданному временному интервалу, на выходе схемы 28 появляется сигнал, который поступает в блок 16 и разрешает его работу в соответствии с режимом чтения информации из блока 12 и передачи ее во внешнюю память. В дальнейшем операции «Запись информации из ЭВМ в блок 12 и «Чтение информации из блока 12 во внешнюю память могут выполняться одновременно в зависимости от момента поступления операции чтения во внешнюю память. При этом отработанный временной интервал обеспечивает окончание считывания последнего слова массива информации из блока 12 и передачу его во внешнюю память не раньще окончания записи этого слова из канала 1 ЭВМ в блок 12, что является необходимым условием достоверности передачи информации.

Рещение конфликтных ситуаций.

1. Запрос от ЭВМ поступает, когда цикл обмена между внешней памятью и блоком 12 не закончен (фиг. 2, 5 в).

В этом случае при поступлении сигнала запроса от ЭВМ (фиг. 5, поз. 51) на один из входов логического элемента И 19 последний остается закрытым по другому входу состоянием нулевого выхода триггера 44, в результате чего сигнал на выходе элемента И 19 не появляется. Сигнал .запроса (фиг. 5, поз. 51) поступает также на один из входов элемента И 24, по другому входу который разрешен в этот момент состоянием единичного выхода триггера 44. Выходной сигнал элемента И 24 устанавливает триггер 27 в единичное состояние (фиг. 5, поз. 55), тем самым запоминается запрос со стороны канала ЭВМ, который не был обслужен. По окончании цикла передачи слова данных от внешней памяти выходной сигнал элемента 32 задержки (фиг. 5, поз. 49 поступает на один из входов элемента И 30, который по другому входу разрешен состоянием единичного выхода триггера 27. Выход ной сигнал элемента И 30 через элемент ИЛИ 21 (фиг. 5, поз. 52) устанавливает триггер 26 в единичное состояние (фиг. 5, поз. 53) и запускает цикл обмена данными между ЭВМ и блоком 12. Сигнал с выхода элемента И 30 через элемент ИЛИ 25 устанавливает триггер 27 в исходное нулевое состояние.

2.Запрос от внешней памяти поступает, когда цикл обмена между ЭВМ и блоком 12 не закончен (фиг. 2, 5 г).

В отличие от рассмотренного запоминается запрос внешней памяти на триггере 45 так как сигнал запроса (фиг. 5, поз. 46) поступает на один из входов элемента И 39 по второму входу который в этот момент запрещен состоянием нулевого выхода триггера 26, и на один из входов элемента И 40, по другому входу который в этот момент разрешен состоянием единичного выхода триггера 26. Выходной сигнал элемента И 40 через элемент ИЛИ 42 устанавливает триггер 45 (фиг. 5, поз. 50) в единичное состояние. В результате запрос на обмен словом данных от внешней памяти запоминается на триггере 45 и хранится до окончания цикла обмена словом данных между ЭВМ и блоком 12. По окончании этого цикла появляется сигнал на выходе элемента 20 задержки (фиг. 5, поз. 54) который поступает на один из входов элемента И 35, по другому входу который разрешен в этот момент состоянием единичного выхода триггера 45 (хранится необслуженный запрос из внешней памяти). Выходной сигнал элемента И 35 через элемент ИЛИ 41 устанавливает триггер 44 в единичное состояние (фиг. 5, поз. 48), а через элемент ИЛИ 43 - триггер 45 в исходное нулевое состояние (фиг. 5, поз. 50). С этого момента выполняется цикл обмена словом данных между внешней памятью и блоком 12

3.Запросы от ЭВМ и внешней памяти поступают, когда циклы обмена соответственно от внешней памяти и ЭВМ не закончены (фиг. 2, 5 ().

Данная ситуация является суперпозицией рассмотренных ситуаций 1 и 2 и полностью описывается приведенными для них описаниями.

4.Запросы от ЭВМ и внешней памяти поступают одновременно (фиг. 2, 5 е).

При одновременном появлении запросов от ЭВМ (фиг. 5, поз. 51) и внешней памяти (фиг. 5, поз. 46) триггеры 44 и 26 устанавливаются в единичные состояния (фиг. 5, поз. 53, 48), состояние же триггеров 27 и 45 неопределенное. Анализ такой ситуации и приведение устройства в штатное состояние с последуюшей обработкой поступивших запросов осушествляется следующим образом. Состояния единичных выходов триггеров 26 и 44 разрешают по обоим входам элемент И 34, выходной сигнал которого через элемент 37 задержки устанавливает триггеры устройства в состояния, соответствующие обслуживанию запроса со

стороны ЭВМ и запоминанию запроса со стороны внешней памяти с последующим его обслуживанием.

Элемент 37 задержки служит для выработки сигнала управления по окончании

переходных процессов переключения триггеров 27 и 45, вызванных одновременным появлением сигналов запросов от ЭВМ и внешней памяти. Выходной сигнал элемента 37 задержки через логический элемент ИЛИ 36 переводит триггер 44 в исходное нулевое состояние (фиг. 5, поз. 48) через элемент ИЛИ 42 переводит (или подтверждает) триггер 45 в единичное состояние (фиг. 5, поз. 50) и через элемент ИЛИ 25 переводит (или подтверждает) триггер

27 в исходное нулевое состояние (фиг. 5, поз. 55).

С этого момента начинается обслуживание запроса, поступившего от ЭВМ, а запрос от внешней памяти запоминается на

триггере 45 (фиг. 5, поз. 50). По окончании цикла обмена словом данных между блоком 12 и ЭВМ на выходе элемента 20 задержки появляется сигнал (фиг. 5, поз. 54), который поступает на один из входов элемента И 35, другой вход которого в этот момент разрешен состоянием единичного выхода триггера 45. Выходной сигнал элемента И 35 через элемент ИЛИ 41 устанавливает триггер 44 в единичное состояние (фиг. 5, поз. 48), а триггер 45 через

элемент ИЛИ 43 переводит в исходное нулевое состояние (фиг. 5, поз. 50). В этого момента отрабатывается цикл обмена словом данных между внешней памятью и блоком 12.

Таким образом, использование устройства позволяет осуществить независимое и одновременное управление интерфейсами ввода-вывода ЭВМ и внешней памяти, что обеспечивает независимую и одновременную передачу данных между блоком 12 и интерфейсами сопрягаемых устройств, имеющих разные скорости передачи данных. Формула изобретения Устройство для сопряжения интерфейсов ЭВМ и внешней памяти, содержащее блок коммутации управляющих сигналов интерфейса ЭВМ, буферный запоминающий блок, регистр управляющего слова и первую группу элементов И, причем информационный вход блока коммутации управляющих сигналов интерфейса ЭВМ соединен с информационным выходом регистра управляющего слова, входом подключенного через элементы И первой группы к выходу данных ЭВМ, отличающееся тем, что, с целью сокращения времени передачи данных через интерфейсы сопрягаемых устройств, в него введены блок коммутации управляющих сигналов интерфейса внешней памяти, блок управления передачей данных, регистр управления интерфейсом ЭВМ, первый и второй регистры управляющих сигналов, первая и вторая группы элементов ИЛИ, вторая пятая группы элементов И, регистр управления интерфейсом внещней памяти, причем выход разрещения ввода-вывода ЭВМ соединен с управляющим входом блока коммутации управляющих сигналов интерфейса ЭВМ, первые входы элементов И второй и третьей групп и управляющий вход первого регистра управляющих сигналов соединены с первым стробирующим выходом блока управления передачей данных, второй стробирующий выход которого соединен с первыми входами элементов И четвертой и пятой групп и с входом записи второго регистра управляющих сигналов, входы управления и данных и выходы управления и дапных внешней памяти соединены соответственно с выходом регистра управления интерфейсом внешней памяти, с выходами элементов И пятой группы, с первым информационным входом блока коммутации управляющих сигналов интерфейса внещней памяти и с вторыми входами элементов И четвертой группы, второй информационный вход, управляющий вход, первый, второй и третий выходы блока коммутации сигналов интерфейса внешней памяти соединены соответственно с первым разрядным выходом регистра управляющего слова, с выходом разрешения чтения блока управления передачей данных, с информационным входом регистра управления интерфейсом внешней памяти, с информационным входом второго регистра управляющих сигналов, с первым управляющим входом блока управления передачей данных, вход идентификации данных и второй управляющий вход которого соединены соответственно с первым выходом блока коммутации управляющих сигналов интерфейса ЭВМ и с вторым разрядным выходом регистра управляющего слова, выходы первого и второго регистров управляющих сигналов соединены соответственно с первым и вторыми входами элементов ИЛИ второй группы, выходы которых соединены с входами режима буферного запоминающего блока, входы адреса и данных которого соединены соответственно с адресным выходом блока управления передачей данных и с выходами элементов ИЛИ первой группы, первые, вторые входы которых соединены соответственно с выходами элементов И четвертой группы и с выходами элементов И второй группы, вторые входы которых соединены с выходом данных ЭВМ, выход вектора состояния, второй и третий выходы блока коммутации управляющих сигналов интерфейса ЭВМ соединены соответственно с информационным входом первого регистра управляющих сигналов, с вторыми входами элементов И первой группы и с информационным входом регистра управления интерфейсом ЭВМ, выход которого соединен с управляющим входом ЭВМ, информационный вход ЭВМ соединен с выходами элементов И третьей группы, вторые входы которых соединены с информационным выходом буферного запоминающего блока, вход сброса устройства соединен с входами сброса блока управления передачей данных 4 блока коммутации управляющих сигналов интерфейса ЭВМ, причем блок управления передачей данных содержит первый и второй счетчики, первый - четвертый триггеры, первый - седьмой элементы И, первый - седьмой элементы ИЛИ, первый - третий элементы задержки, первую и вторую группы элементов И, группу элементов ИЛИ, причем вход идентификации данных блока управления передачей данных соединен со счетным входом первого счетчика и первыми входами первого и второго элементов И, выход первого элемента И соединен с первым входом первого элемента ИЛИ, второй вход которого соединен с выходом третьего элемента И и с первым входом второго элемента ИЛИ, вход сброса блока управления передачей данных соединен с входами сброса первого и второго счетчиков, с первыми входами третьего, четвертого и шестого элементов ИЛИ и с вторым входом второго элемента ИЛИ, выходы третьего, второго, четвертого и шестого элементов ИЛИ соединены соответственно с входами сброса первого, второго, третьего и четвертого триггеров, первый управляющий вход блока управления передачей данных соединен со счетным входом второго счетчика и с первыми входами четвертого и шестого элементов И, соединенного выходом с первым входом седьмого элемента ИЛИ, второй вход которого соединен с выходом пятого элемента И и с вторым входом шестого элемента ИЛИ, выход седьмого элемента ИЛИ соединен с установочным входом первого триггера и с входом первого элемента задержки, выход которого соединен с вторыми входами третьего элемента ИЛИ и третьего элемента И, выход первого элемента ИЛИ соединен с установочным входом третьего триггера и с входом второго элемента задержки, выход которого соединен с вторым входом четвертого элемента ИЛИ и с первым входом пятого элемента И, второй вход которого соединен с выходом четвертого триггера, установочный вход которого соединен с выходом пятого элемента ИЛИ, первый вход которого соединен с выходом третьего элемента задержки и с третьими входами второго и третьего элементов ИЛИ, второй вход пятого элемента ИЛИ соединен с выходом четвертого элемента И, второй вход которого соединен с первым входом седьмого элемента И, с единичным выходом третьего триггера, с первыми входами элементов И первой группы и с первым стробирующим выходом блока управления передачей данных, второй стробирующий выход которого соединен с единичным выходом первого триггера, с первыми входами выдачи элементов И второй группы и с вторыми входами второго и седьмого элементов И, выход которого соединен с входом третьего элемента задержки, выход второго элемента И соединен с установочным входом второго триггера, выход которого соединен с первым входом третьего элемента И, выход первого счетчика соединен с Первым входом схемы сравнения и с вторыми входами элементов И первой группы, выходы которых соединены с первыми входами элементов ИЛИ группы, выходы которых соединены с адресным выходом блока управления передачей данных, выход разрешения чтения и вход вектора состояния которого соединены соответственно с выходом и с вторым входом схемы сравнения, выход второго счетчика соединен с вторыми входами элементов И второй группы, выходы которых соединены с вторыми входами элементов ИЛИ группы, нулевой выход третьего триггера соединен с вторым входом шестого элемента И, нулевой выход первого триггера соединен с вторым входом первого элемента И.

Изобретение относится к вычислительной технике и предназначено для сопряжения программно-управляемого канала ЭВМ с устройствами внешней памяти на магнитных дисках. Целью изобретения является сокращение времени передачи данных через интерфейсы сопрягаемых устройств. Устройство содержит регистр управления интерфейсом ЭВМ, блок коммутации управляющих сигналов интерфейса ЭВМ, регистр управляющего слова, первый, второй регистры управляющих сигналов, блок управления передачей данных, буферный запоминающий блок, блок коммутации управляющих сигналов интерфейса внешней памяти, регистр управления интерфейсом, внешней памяти, первую - пятую группы элементов И, первую, вторую группы элементов ИЛИ. Использование устройства позволяет осуществить независимое и одновременное управление интерфейсом ввода-вывода ЭВМ и внещней памяти, что обеспечивает независимую и одновременную передачу данных между запоминающим бло- g ком и интерфейсами сопрягаемых уст(Л ройств, имеющих разные скорости передачи данных 5 ил.

cpus.1

68

УстО

60 59

80

ЦЖ

Ц6

6S 67

S9

70

IL

72

r

i

зг

W