Устройство для сопряжения процессора с общей магистралью Советский патент 1987 года по МПК G06F13/36 G06F15/16 

Изобретение относится к вычислительной технике и может быть использовано совместно с векторным процессором для быстрой обработки геофизической, медицинской и визуальной информации и для управления сложными технологическими объектами в реальном времени

Цель изобретения - расширение области применения устройства за счет возможности подключения процессоров векторной обработки, конвейерной обработки запросов прямого доступа к памяти на векторные операции с данными различных форматов - целыми, с фиксированной и плавающей точками, комплексными строками символов.

На фиг. 1 представлена структурная схема устройства для сопряжения; на фиг. 2-5 - функциональные схемы блока синхронизации обмена, блока обслуживания обмена, блока маскирования запросов и блока выдачи запросов.

Устройство (фиг. 1) содержит блок 1 синхронизации обмена, блок 2 обслуживания обмена, блок 3 регистровой памяти, блок 4 оперативной буферной памяти, счетчик 5 длины вектора, блок 6 маскирования запросов, регист 7 запросов, регистр 8 готовности, блок 9 выдачи запросов. Устройство подключается через шины 10 и II данных и управления процессора к векторному процессору, а через общую магистраль 12 - к другим устройствам вычислительной системы, например к скалярному процессору.Блок 1 синхронизации обмена (фиг, 2) содержит четыре триггера 13-16 и четыре элемента И 17-20„ Через вход 21 управляющей информации блока 1 поступают стандартные сигналы с внутримьшечной общей магистралью 12, причем на первый вход элемента И 17 поступает сигнал Ведущий, на вход установки триггера 13 - сигнал Запрос работы векторного процессора, на информационные входы триггеров 14 и 15 - сигнал Захват подюины данных и сигнал

Признак адреса или данных соответчу результата, прием элементов перво- ственно. На входы синхронизации триг- го и второго векторов соответственно, геров 16 и 15 поступают внешние син- 55 которые через выход 45 запросов поступают в регистр 7, а на выходе 46 признака длины вектора формируется сигнал для подсчета длины вектора в счетчике 5,

хроимпульсы СИ1 и СИ2 соответственно. На выходе 22 подтверждения формируется соответствующий признак в общую магистраль 12. Через выход

5

0

5

О

23 блока 1 сигналы синхронизации поступают в блок 2 о

Блок 2 обслуживания обмена (фиг. З) содержит элемент ЗИ-ИЛИ 24. nepBbrff 25 и второй 26 элементы И, первый 27 и второй 28 элементы ИЖ, элемент 2И-ИЛИ 29 триггер 30. Соответствующие сигналы поступают в блок 2 через вход 31 признаков длины запросов, вход 32 признаков синхронизации и вход 33 признаков готовности. На -выходе 34 сброса формируется соответствующий сигнал для сброса регистра 8, а на выходе 35 признаков обмена - управляющие сигналы для блока 3. На первые входы элемента ЗИ-ИГШ 24 поступают сигналы, свидетельствующие о том, двойными или ординарными являются соответствующие запросы на очередные элементы вектора или результат. На вторые входы элемента ЗИ-ИЛИ 24 поступают сигналы готовности выдать результат или принять очередные элементы вектора, признак готовности вьщать результат подается также на второй вход элемента И 26, на второй вход элемента И 25 поступает признак отсутствия запроса на выдачу результата На выходах триггера 30, элемента ИЛИ 28 и элемента И 26 формируются сигналы разрешения обмена данными записи данных и чтения результата для блока 3 с обшей магистралью 12,

i

ЗО

40

Блок 6 маскирования запросов (фиго 4) содержит три счетчика 36-38, три элемента И 39-41, элемент 2И-ИЛИ 42 и входы 43 и 44, Через вход 43 запросов блока 6 на информационные входы счетчиков 36-38 поступают соответствующие константы (маска), а на счетные входы - запросы на вьщачу

45 результата и элементов вектора, приходящие от устройства управления векторного процессора На первый и вто- третий входы элемента 2И-ИЛИ 42 поступает сигнал, определяющий, по ка50 кому из запросов будет подсчитьгоаться длина вектора. На выходах элементов И 39-41 формируются запросы на выдаБлок 9 выдачи запросов (фиг. 5 содержит элемент ИЛИ 47, элемент И 48 и ключ 49. На вход 50 стробиро- вания и информационный вход 51 блока 9 поступают сигналы с выходов реги- стра 7 и 8 соответственно. Выход 52 блока 9 подключен к соответствующим шинам общей магистрали 12.

Блок 1 синхронизации обмена предназначен для установки всех элементо устройства в исходное состояние, захвата общей магистрали с квитированием, выработки сигнала начала работы, а также формирования стробирующих импульсов.

Сигнал на выходе элемента И 17 появляется при совпадении сигнала Ведущий с входа 21 и сигнала с выхода триггера 13, возникающего при поступлении на его вход установки импульса. Запрос работы векторного процессора с входа 21 и исчезающего при поступлении на его вход сброса сигнала с выхода элемента И 17,

Сигнал на выходе элемента И 18 вырабатывается при одновременном наличии на его входах сигнала СИ2 и сигнала с выхода триггера 14, возникающего при поступлении на его вход синхронизации импульса с выхода элемента И 17 при условии наличия на его информационном входе сигнала Захват подшины данных

Сигнал на выходе триггера 16 появ- спечивающие синхронизацию приемопередачи информации по общей магистрали 12. Блок 1 вырабатывает сигнал на выходе 22 подтверждения готовности векторного процессора производить обмен, а также подает на вход 32 бло- -ка 2 обслуживания обмена импульсы, необходимые для стробирования информационных сигналов.

ляется при поступлении на вход синхронизации импульса СИ1 с входа 21 при условии присутствия на его информационном входе сигнала с выхода триггера 15, который, в свою очередь вырабатывается при совпадении сигналов СИ2 и Признак адреса или данных на его входах, поступающих на вход 21 Триггер 16 разрешает прохождение сигналов СИ1 и СИ2 через элементы И 20 и 19 соответственно.

Блок 2 обслуживания обмена предназначен для формирования сигналов, обеспечивающих приемопередачу информации между регистрами блока 3 реги- стровой памяти и общей магистралью.

Блок 6 маскирования запросов предназначен для разрешения или запрещения прохождения запросов в регистр 7 запросов устройства

Запросы с входа 43, поступаюпше на соответствующие входы элементов И 39-41, проходят на их выходы (выход 45) при условии наличия сигналов

0 t5

0

5

0

разрешения от счетчиков 36-38 и строба на входе 44„ Разрешающие сигналы на выходах счетчиков 36-38 присутствуют до тех пор, пока они не переполняются, подсчитьгоая запросы, поступаюи1 1е на соответствующие счетные входы. На информационные входы счетчиков поступают сигналы, позволяющие сделать начальную установку счетчиков в требуемом состояние.

Элемент 2И-ИЛИ 42 пропускает на выход 46 запросы с выхода элемента И 40.,и 41 в зависимости от состояния сигнала, поступающего с входа 43.

Блок 9 вьщачи запросов предназначен для посьшки в определенный момент времени в общую магистраль запросов на очередные элементы вектора Запросы проходят на выход ключа 49 при возникновении строба на выходе элемента И 48, при наличии разрешения от элемента ИЛИ 47, Разрешающий сигнал на выходе элемента ИЛИ 47 возникает, если на его входе есть хотя бы один запрос.

Устройство работает следующим образом.

На вход 21 блока 1 из магистрали 12 поступают сигналы, осуществляющие вызов векторного процессора и инициализацию его работы. По этой же магистрали 12 поступают импульсы, обедачи информации по общей магистрали 12. Блок 1 вырабатывает сигнал на выходе 22 подтверждения готовности векторного процессора производить обмен, а также подает на вход 32 бл -ка 2 обслуживания обмена импульсы, необходимые для стробирования информационных сигналов.

Когда по магистрали приходит признак данных, поступающий на блок 1, блок 2 обслуживания обмена вырабатывает сигналы, обеспечивающие прием данных, идущих по магистрали 12 сразу же после этого признака. Если в регистр 7 запросов до этого времени не поступил ни один из запросов, то данные, пришедшие по магистрали 12, интерпретируются как длина вектора и записьшаются в специально выделенный регистр блока 3 регистровой памяти. Затем в нужный момент времени по сигналам, поступающим из шины 11 управления процессора, длина вектора переписывается из регистра блока 3 в счетчик 5 длины вектора.

По шине 11 управления поступают также запросы на получение очередных элементов вектора или вьщачу результата. Если нет сигналов маскирования, эти запросы проходят через блок 6 маскирования запросов на информационный вход регистра 7 запросов. Сюда же поступают сигналы от шины 1I, обеспечивающие запись, выдачу запросов или установку регистра в исходное состояние о Прохождение запросов в регистр 7 запросов блокируется при поступлении соответствующих сигналов маскирования по шине 11 управления или приходе сигнала переполнения счетчика 5 длины вектора на вход 44. Часть запросов может маскироваться путем записи определенной константы в соответствующие счетчики 36-38 блока 6 маскирования запросов.

При снятии маски запросы проходят не только в регистр запросов, а параллельно поступают на счетный вход счетчика 5 длины вектора, где суммируются до тех пор, пока не произойдет переполнение счетчика, свидетельствующее о том, что пришел последний операнд. После этого все очередные запросы блокируются, кроме того, сигнал с выхода переполнения счетчика по шине 11 управления поступает в . устройство управления векторного про

цессора для выработки соответствующих 35 мата, а также комплексных чисел, апдействий. Запросы с выхода регистра 7 запросов поступают на информационный вход блока 9 выдачи запросов, и, если все предыдущие запросы бьши обслужены в регистре 8 готовности, вырабатывается сигнал, по которому запросы на последующие элементы вектора вьщаются с выхода 52 на магистраль 12„

Параллельно запросы из регистра 7 запросов поступают на информационный вход регистра 8 готовности и фиксируются в нем. По мере поступления операндов по магистрали 12 блок 2 обслуживания обмена в зависимости от того, двойные или ординарные операнды (определяются сигналами, поступающими на вход 31), подает на управляющий вход блока 3 сигналы, обеспечивающие запись одного или двух слов операндов в соответствующие регистры блока 3, адрес которых определяется сигналами, пбступающими

на адресный вход блока 3. После приема очередного операнда блок 2 обслуживания обмена вырабатывает сигнал, поступающий на вход сброса ре- гистра В готовности, и снимающего соответствующий запрос в регистре 8.

В случае обслуживания запроса на выдачу результата блок 2 выдает сигналы, обеспечивающие чтение данных из нужного регистра блока 3 в магистраль 12. После обслуживания всех текущих запросов разрешается перезапись очередных запросов из регистра 7 запросов в регистр 8 готовности и выдача их через блок 9 на магистраль 12. По мере обслуживания запросов сигналы готовности с выхода регистра 8 поступают jra шину 11, а также на вход 33 блока 2 для выполнения необходимых действий по записи или считыванию информации.

Операнды, храняпдаеся в регистрах блока 3, по шине 10 данных могут переда аться либо в блок 4, либо в векторный процессор. Кроме того, устройство обеспечивает любое другое сочетание пересылок между блоками 3 и 4 и векторным процессором. Обмен данными по шине 1Q осуществляется под управлением сигналов по шине 11.

В предлагаемом устройстве на одной и той же аппаратуре реализована возможность векторной обработки чисел фиксированного и плавающего фор

паратно реализована возможность организации векторного потока одно-, двух- и трехмерных массивов с переменной длиной до 64 К слов, причем

40 устройство выполнено на одной стандартной печатной европлате и обладает производительностью до 1,5 млн операций в секунду над однооперанд- ными векторами с плавающей точкой и

0,5 млн операций в секунду над трех- операндными векторами.

Форм у л а изобретения

50 Устройство для сопряжения процессора с общей магистралью, содержащее блок синхронизации обмена, блок обслуживания обмена, блок регистровой памяти, регистр запросов, регистр

55 готовности, вход управляющей информации блока синхронизации обмена яв ляется входом шины управления общей магистрали, выход подтверждения блок синхронизации обмена является выходо

соответствующей шины управления общей магистрали, выход признаков обмена блока обслуживания обмена подключен к входу управления обменом блока регистровой памяти, первьш и второй информационные входы-выходы которого являются входами-выходами шин данных общей магистрали и процессора соответственно, причем блок синхронизации обмена содержит два триггера и четыре элемента И, а блок обслуживания обмена содержит элемент 2И-ИЛИ, элемент ЗИ-ИЖ, три элемента И, элемент ИЛИ и триггер, отличающееся тем, что, с целью расщирения области применения за счет возможности подключения процессоров векторной обработки, в него введены блок маскирования запросов, блок вьщачи запросов, счетчик длины вектора и блок оперативной буферной памяти, информационный вход-выход и вход управления записью-считыванием которого подключены к щинам данных и управления процессора соответственно, вход адреса блока регистровой памяти соединен с соответствующей шиной управления процессора, выход блока регистровой памяти подключен к информационному входу счетчика длины вектора, выход переполнения которого подключен к входу блокировки блока маскирования запросов и является выходом соответствующей шины управления процессора, вход запросов блока маскирования запросов, входы управления записью, вьщачей и сбросом регистра запросов и входы признаков длины запросов блока обслуживания обмена являются входами соответствующих шин управления процессора, выход запросов и выход признака длины вектора блока маскирования запро10

15

20

25

30

35

40

ду стробирования блока выдачи запросов, к входам признаков готовн блока обслуживания обмена и к вых соответствующих щин управления пр цессора, причем в блок синхрониза обмена введены два триггера, перв вход первого элемента И, вход уст новки первого триггера, информац ные входы второго и третьего триг ров и входы синхронизации третьег четвертого триггеров образуют вхо управляющей информации блока синх низации обмена, выход первого три гера -подключен к второму входу пе вого элемента И, выход которого я ется выходом подтвержденея блока синхронизации обмена и подключен входу сброса первого триггера и к входу синхронизации второго тригг выход которого подключен к первом входу второго элемента И, второй вход которого соединен с первым в дом третьего элемента И и с входо синхронизации третьего триггера, ход которого подключен к информац онному входу четвертого триггера, вход синхронизации которого соеди с первым входом четвертого элемен И, выход четвертого триггера подк чен к вторым входам третьего и че вертого элементов И, выходы с вто го по четвертый элементов И и чет того триггера образуют выходы с п вого по четвертый разрядов блока хронизации обмена, первые входы т тьего элемента И, первого элемент И, второго элемента ИЛИ и второго элемента И образуют входы с перво по четвертый разрядов признаков с хронизации блока обслуживания обм первые входы элемента ЗИ-ИЛИ обра ют вход признаков длины операндов блока обслуживания обмена, вторые

сов подключены к информационному вхо- входы элемента ЗИ-ИЛИ и первого и

второго элементов И образуют вход признаков готовности блока обслужи вания обмена, выход сброса которо соединен с выходом элемента 2И-ИЛИ выходы триггера, второго элемента и элемента ИЛИ образуют выход приз наков обмена блока обслуживания об мена, выход элемента ЗИ-ИЛИ подклю чен к второму входу третьего элеме та И и к первому входу элемента 2И ШШ, второй и третий входы которог подключены к выходу третьего элеме та И, первый вход которого соедине

ду регистра запросов и счетному входу счетчика длины вектора соответственно, выход регистра запросов подключен к информационным входам регистра готовности и блока выдачи запросов, выход которого является выходом соответствующих шин управления общей магистрали, выход блока синхронизации обмена подключен к входу признаков синхронизации блока обслуживания обмена, выход сброса которого подключен к одноименному .входу регистра готовности, выходы соответствующих разрядов которого подключены к вхо0

5

0

5

0

5

0

ду стробирования блока выдачи запросов, к входам признаков готовности блока обслуживания обмена и к выходам соответствующих щин управления процессора, причем в блок синхронизации обмена введены два триггера, первый вход первого элемента И, вход установки первого триггера, информационные входы второго и третьего триггеров и входы синхронизации третьего и четвертого триггеров образуют вход управляющей информации блока синхронизации обмена, выход первого триггера -подключен к второму входу первого элемента И, выход которого является выходом подтвержденея блока синхронизации обмена и подключен к входу сброса первого триггера и к входу синхронизации второго триггера, выход которого подключен к первому входу второго элемента И, второй вход которого соединен с первым входом третьего элемента И и с входом синхронизации третьего триггера, выход которого подключен к информационному входу четвертого триггера, вход синхронизации которого соединен с первым входом четвертого элемента И, выход четвертого триггера подключен к вторым входам третьего и четвертого элементов И, выходы с второго по четвертый элементов И и четвертого триггера образуют выходы с первого по четвертый разрядов блока синхронизации обмена, первые входы третьего элемента И, первого элемента И, второго элемента ИЛИ и второго элемента И образуют входы с первого по четвертый разрядов признаков синхронизации блока обслуживания обмена, первые входы элемента ЗИ-ИЛИ образуют вход признаков длины операндов блока обслуживания обмена, вторые

входы элемента ЗИ-ИЛИ и первого и

второго элементов И образуют вход признаков готовности блока обслуживания обмена, выход сброса которого соединен с выходом элемента 2И-ИЛИ, выходы триггера, второго элемента И и элемента ИЛИ образуют выход признаков обмена блока обслуживания обмена, выход элемента ЗИ-ИЛИ подключен к второму входу третьего элемента И и к первому входу элемента 2И- ШШ, второй и третий входы которого подключены к выходу третьего элемента И, первый вход которого соединен

с четвертым входом элемента 2И-ИЛИ,

выход первого элемента И подключен к второму входу элемента ИЛИ, а блок маскирования запросов содержит три счетчика, три элемента И и элемент 2И-ИЛИ, первые входы с первого по третий элементоб И соединены с входом блокировки блока маскирования запросов, информационные и счетные входы с первого по третий счетчиков и объединены первый и третий входы элементов 2И-ИЛИ образуют вход запросов блока маскирования запроса, выхЬд признака длины вектора которого соединен с выходом элемента 2И- ИЛИ, второй и четвертый входы которо го соединены с выходами второго и третьего элементов И соответственно, выходы с первого по третий элементов И образуют выход запросов блока маскирования запросов, счетные входы с первого по третий счетчиков соединены с вторыми входами с первого по третий элементов И соответственно, третьи входы которых соединены с выходами переполнения с первого по третий счетчиков соответственно, а блок выдачи запросов содержит элемент ИЛИ, входы которогообразуют информационный вход блока вьщачи запросов, элемент И, первый вход которого соединен с выходом элемента ИЛИ, и ключ, управляющий вход которого соединен с выходом элемента И, информационный вход, выход ключа и второй вход элемента И являются инфор- - мациинным входом, выходом и входом стробирования блока вьщачи запросов.

Изобретение относится к области вычислительной техники и может быть использовано в качестве периферийного вычислителя совместно с векторным процессором (ВП) для быстрой обработки геофизической, медицинской и визуальной информации и для управления сложными технологическими объектами в реальном времени, С целью распшрения области применения и по- вьшения производительности в устройстве реализована конвейерная обработка данных различных форматов. Достижение поставленной цели обеспечивает., ся введением блока обслуживания обмена и блока маскирования запросов, позволяющих расширить область применения устройства за счет обработки как фиксированных, так и комплексных чисел, а также строк символов. Связи между блоками регистровой памяти и оперативной буферной памяти со счетчиком длины вектора и блоком обслуживания обмена, соединенного с блоком синхронизации обмена, подключенным к магистрали, к которой под- кдпочены также выходы блока выдачи запросов, обеспечивают повышение быстродействия контроллера. 5 ил. г (Л