Цифроаналоговый преобразователь Советский патент 1987 года по МПК H03M1/66 

fO

f5

11297228

Изобретение относится к вычислительной технике и может быть использовано для построения цифроаналого- вых и аналого-цифровых преобразователей в интегральном исполнении.

Цель изобретения - повышение быстродействия.

На чертеже приведена функциональная схема преобразователя.

Цифроаналоговый преобразователь (ЦАП) содержит шину 1 опорного напряжения, шину 2 нулевого потенциала, информационную шину 3, тактовую шину 4, резистивный делитель из 2 последовательно соединенных резисторов 5, п каскадов 6, -6, ключей на МОП-транзисторах 7, п элементов НЕ 8, элемент И 9, управляемый делитель 10 напряжения на двух МОП-транзисторах 10, 102 и выходную шину ройствас

На информационную шину 3 устройства поступает двоичный код и на выходной шине 11 устройства появляется соответствующее ему напряжение.

Быстродействие ЦА11 определяется скоростью нарастания и временем установления выходного сигнала. Максимальное время, необходимое для нарастания сигнала до установившейся не- -30 личины, определяется максимальным весом разряда, равным половине эталонного напряжения. При этом время нарастания выходного сигнала до значения половины эталонного напряжения (1/2 шкалы) ограничено внутренними цепями ЦАП.

Двоичный код подключает соответствующие МОП-транзисторы 7 к определенному выводу цепочки резисторов , 5, устанавливая на шине 11 ЦАП соответствующее напряжение резистивного делителя. Как видно из чертежа, двоичному коду 100...О соответствует подключение МОП-транзисторов к среднему выводу делителя.

устанавливается напряжение, соответствующее двоичному коду на шине 3.

Делитель 10 напряжения передает на шину напряжение, соответствующее 1/2 шкалы за период тактового сигнала с постоянной времени, значительно меньшей постоянной времени цепочки резисторов 5. Благодаря этому фронт нарастания сигнала на выходе ЦАП определяется только двумя МОП-транзисторами. При их выключении установившееся значение выходного напряжения определяется точностью резисторов 5.

Уменьшение времени нарастания выходного сигнала в середине шкалы за счет подключения низкоомной цепи делителя 10 наиболее эффективно может быть использовано при построении аналого-цифровых преобразователей 11 уст- 20 последовательного приближения, когда сравнение аналоговой величины с эталонной начинается, как правило, с 1/2 шкалы.

Таким образом, использование управляемого делителя напряжения на двух МОП-транзисторах позволяет увеличить быстродействие ЦАП с сохранением точностных характеристик.

Кроме того, благодаря тому, что время нарастания выходного сигнала ЦАП определяется постоянной времени МОП-транзистор.ов, становится возможным увеличить номинал резисторов 2 R, т.е. уменьшить их геометрические размеры. Это преимущество позволяет существенно уменьшить площадь ЦАП в интегральном исполнении.

40 Формула изобретения

Цифроаналоговый преобразователь, содержащий шину опорного напряжения и шину нулевого потенциала, между ко25

35

45

торыми включен резистивный делитель напряжения из 2 последовательно

соединенных резисторов, ло разрядов устройства.

Наличие сигнала логической единицы в старшем (п-м)-ом разряде входно го кода разрешает прохождение тактового сигнала с шины 4 на вход элемента И 9, в результате чего на выходе ЦАП на время действия тактового сигнала появляется напряжение, которое определяется делителем 10 из сопротивлений открытых МОП-транзисторов 10 и lOj, , равное половине опорного напряжения. После прохождения тактового сигнала на выходе ЦАП

f5

20

25

-30

35

45

торыми включен резистивный делитель напряжения из 2 последовательно

соединенных резисторов, ло разрядов устройства.

0

5

где п - чис- п каскадов

2

ключей из двух групп по - МОП-транзисторов в каждой, где m - номер разряда, истоки МОП-транзисторов первого каскада ключей соединены с соответствующими выводами резисторов резистивного делителя напряжения, стоки одноименных МОП-транзисторов первой и второй групп в каждом каскаде ключей объединены и являются соответствующими выходами данного каскада

31

ключей, истоки МОП-транзисторов первой и второй групп каждого последующего каскада ключей соединены с соответствующими выходами предыдущего каскада ключей, затворы МОП-транзисторов первой группы каждого каскада ключей объединены и соединены через :элемент НЕ с затворами МОП-транзис- торов второй группы данного каскада :ключей, входы элементов НЕ являются ;соответствующими разрядными входами информационной шины устройства, о т

личающиися тем, что, с целью повышения быстродействия, в

зисторах, сток первого из которых и исток второго ШП-транзистора подключены к шине нулевого потенциала и шине опорного напряжения устройства соответственно, исток первого и стою второго МОП-транзистора объединены и подключены к выходу последнего каскада ключей, который является выходной шиной устройства, причем затворы МОП-транзисторов управляемого делителя напряжения объединены и подключены к выходу элемента И, первый вход которого объединен с п-м разрядным входом информационной шинего введены элемент И и управляемый f5 ны устройства, а второй вход является делитель напряжения на двух МОП-тран- тактовой шиной устройства.

Редактор Н.Швьщкая Заказ 795/61

Составитель З.Моисеенко

Техред А.Кравчук Корректор А.Обручар

Тираж 902Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4

зисторах, сток первого из которых и исток второго ШП-транзистора подключены к шине нулевого потенциала и шине опорного напряжения устройства соответственно, исток первого и стою второго МОП-транзистора объединены и подключены к выходу последнего каскада ключей, который является выходной шиной устройства, причем затворы МОП-транзисторов управляемого делителя напряжения объединены и подключены к выходу элемента И, первый вход которого объединен с п-м разрядным входом информационной ши

Изобретение относится к области вычислительной техники и может быть использовано для построения цифроаналоговьпс и аналого-цифровых преобразователей в интегральном исполнении. Цель изобретения - повышение быстродействия преобразования. Преобразователь содержит шину 1 опорного напряжения, шину 2 нулевого потенциала, информационную шину 3, тактовую шину 4, резистивный делитель из 2 последовательно соединенных резисторов 5, п каскадов ключей на МОП-транзисторах 7, п элементов НЕ 8, элемент И 9, управляемый делитель 10 на двух МОП-транзисторах 10,, 10 и выходную шину 11 устройства. Поставленная цель достигается за счет;, введения в преобразователь управляемого делителя напряжения, что позволило значительно сократить время нарастания выходного сигнала в середине шкалы преобразователя. 1 ил. г- СЛ С N) СО чэ 00