Регистр с контролем и коррекцией Советский патент 1987 года по МПК G11C19/00 G06F11/16 

Изобретение относится к электронной цифровой технике и может быть использовано при разработке новых интегральных микросхем среднего уровня интеграции.

Цель изобретения - повышение надежности устройства.

На чертеже представлен регистр с контролем и коррекцией.

Устройство содержит D-триггеры 1-1.N, сумматоры 2-2п по модулю два, элемент ИЛИ 3, элемент И 4.

Устройство работает следующим образом.

В качестве примера используется 10-разрядный сдвигающий регистр на триггерах К 155 ТМ 2.

Если все N триггеров установить в состояние О, то при подаче такто вых импульсов (ТИ) в регистре будут последовательно появляться 20 состояний и при правильной работе они будут повторяться,

в регистре возможны 2 1024 сое тояний, и если в результате сбоя он перейдет в одно из 1004 неалгоритмических состояний, то самостоятельно в. алгоритмическое состояние он не войдет,

Алгоритмические состояния следующие: во всех разрядах 0; во всех разрядах 1; остальные 18 состояний представляют собой две пачки - одна из единиц, другая из нулей,, причем длина пачки может быть от 1 до 9 и в сумме они всегда составляют 10. Таким образом, между разрядами существует не более одного перехода из 1 в О либо из О в 1. Любая из 1004-х неалгоритмических комбинаций содержи 3 или больше пачек и поэтому будет 2 или больше переходов из 1 в О, либо из О в 1, между соседними разрядами. Равнозначность или неравнозначность состряний двух соседних триггеров после очередного сдвига легко определяется с помощью двухвходового сумматора по модулю 2.

В 10-разрядном регистре необходи МО контролировать 5 разрядов.

На входы сумматора 2.1 подаются выходные сигналы Q и Q,, на входы сумматора 2.2 - выходные сигналы Qj и Qj, на входы сумматора 2.3 - выходные сигналы Q J и Q и на входы сумматора 2.4 - выходные сигналы Q и QC. Если в регистре неалгоритмическая комбинация, т.е. если существуют

5 0

Q

5

0

например, две пары соседних разрядов с неравнозначными состояниями, то в результате сдвига эти две пары обязательно попадут в пределы контролируемых разрядов Т, Т.

Когда триггеры Т и Т. примут неравнозначные состояния (01 или 10), на выходе сумматора 2.4 появится 1. Но от другой пары разрядов с неравнозначными состояниями появится 1 и на выходе сумматора 2,1,или 2.2, или 2.3.

Следовательно, на выходе элемента 3 будет 1, а на выходе элемента 4 появится корректирующий сигнал 0. Этот сигнал, поступая на установочные входы R всех 10-ти триггеров, установит их в О, т.е. в регистре будет алгоритмическая комбинация. В этом и состоит коррекция.

Корректирующий сигнал будет иметь форму отрицательного импульса, длительность которого определяется временной задержкой срабатывания триггера по входу R, а также задержкой в схеме контроля и коррекции.

Очевидно, что при всех алгоритмических комбинациях сигнал 1 может появиться одновременно только на выходе одного сумматора, поэтому на выходе элемента 4 (на входах R всех триггеров) удерживается потенциальный сигнал 1, который на триггеры не воздействует, ибо входы S и R у этих триггеров инверсные.

В отличие от известного в предлагаемом устройстве регистр может иметь любую длину. От этого зависит только число сумматоров в схеме контроля и коррекции и, следовательно, число входов логического элемента 3.

Достоинством предлагаемой схемы является и то, что количество корректирующих импульсов в заданное время, которое показывает интенсивность сбоев, можно подсчитать, например, с помощью особого счетчика. По этой величине можно судить о приближении аппаратуры к состоянию отказа или о появлении мощной внешней помехи и т.д.

ф ормула изобретения

Регистр с контролем и коррекцией, содержащий N разрядов (N 2), каждый из которых выполнен на двухступенчатом D-триггере, элемент ИЛИ, выход

i-го разряда (i 1,,N-1) соединен с информационньм входом (i+1)-ro разряда, а инверсный выход N-ro разряда соединен с информационным входом первого разряда, прямой выход N-ro раз- ряда является информационным выходом устройства, входы обнуления разрядов регистра объединены, тактовые входы разрядов регистра объединены и явля- ются тактовым входом устройства, отличающийся тем, что, с целью повьшения надежности регистра в него введены К-сумматоров по модулю два, элемент И, причем первый

вход сумматора по модулю два (q+1, К) соединены с прямыми выходами (i+1, N-1) разрядов и вторьпчи входами сумматоров по модулю два (q, К-1), прямой выход i-разряда соединен с первым входом q-сумматора, выходы сумматоров по модулю два (q, К-1) соединены соответственно с входами элемента ИЛИ, выход которого подключен к первому входу элемента И, выход которого подключен к входам обнуления разрядов регистра и является счетным выходом устройства, выход К-суммато- ра пд дключен к второму входу элемента И.

Изобретение относится к электронной цифровой технике и может быть использовано при разработке новых интегральных микросхем среднего уровня интеграции. Цель изобретения - повьшение надежности устройства. Поставленная цель осуществляется за счет того, что сигнал коррекции подается на установочные входы всех триггеров . В любой неалгоритмической комбинации обнаруживаемая пачка 1 или О в результате сдвига рано или поздно попадет в пределы контролируемых разрядов, что приведет к установке в регистре алгоритмической комбинации 000....О. Устройство содержит D-триггеры, сумматоры по модулю два, элемент ИЛИ, элемент И. 1 ил. со СП tsj сг о

Составитель А. Ершова Редактор И. Сегляник Техред Л.Сердюкова Корректор А. Обручар

Заказ 4927/51 Тираж 587Подписное

ВНИКЛИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4