Фазовый дискриминатор Советский патент 1988 года по МПК H03D13/00 

Фи&.1

Изобретение относится к радиотехнике и может использоваться для измерения разности фаз двух напряжений.

Цель изобретения - повьшение быстродействия и уменьшение зоны нечувствительности при измерении малых фазовых рассогласований.

На фиг.1 приведена структурная электрическая схема предлагаемого фазового дискриминатора; на фиг.2 - диаграммы, поясняющие работу дискриминатора.

Фазовый дискриминатор содержит первый 1 и второй 2 формирователи импульсов,первый 5 и второй 4 D-триг- геры, первый 5 и второй 6 элементы И-НЕ и сумматор 7.

Фазовый дискриминатор работает следующим образом.

Предположим, что входной сигнал (фиг.2а) опережает по фазе опорный (фиг.26). В этом случае на информационный вход второго D-триггера 4 с формирователя 2 импульсов поступает опорный сигнал с уровнем логической 1. Передний фронт входного сигнала, поступающий на вход синхронизации второго D-триггера 4, устанавливает на его прямом выходе уровень логической 1. По переднему фронту опорного сигнала на выходе элемента И-НЕ 6 ( фиг.2в) формируется импульс с уровнем логического О, передний фронт которого устанавливает на выходе второго D-триггера 4 уровень логического О. Следовательно, длительность импульса на выходе второго D-триггера 4 ( фиг.2г) пропорциональна фазовому сдвигу между входным и опорным сигналами.

Уровень напряжения на выходе первого D-триггера 3 соответствует уровню логического О, так как в момент поступления на вход синхронизации D-триггеря 3 переднего фронта опорного СИГН.1 .а на его информационный вход с формирователя. 1 импульсов поступает сигнал с уровнем логического О. Если входной сигнал (фиг.28) остает по фазе от опорного сигнала (фиг.2е), то на выходе первого D-триггера 3 формируется импульс (фиг.2з), длительность которого также пропорциональна фазовому сдвигу между входным и опорным сигналами. Запуск и сброс D-триггера 3 производится соответственно передним фронтом опорного сигнала и передним фронтом импульса с элемента ИНЕ 5 (.фиг.2ж;.

Уровень напряжения на выходе второго D-триггера 4 соответствует уровню логического О, так как в момент поступления на вход синхронизации D-триггера 4 переднего фронта входного сигйала на его информационный

вход с формирователя 2 импульсов поступает опорный сигнал с уровнем логического О.

Напряжение на выходе сумматора.7 пропорционально длительности импульсов, поступающих на его входы с выходов обоих D-триггеров 3 и 4, а полярность напряжения зависит от знака фазового рассогласования мелзду входным и опорным сигналами.

Форму л а изобретения

Фазовый дискриминатор, содержащий первый и второй формирователи импульсов, входы которых являются входами

фазового дискриминатора, первый и

второй D-триггеры, прямые выходы которых подключены к первым входам первого и второго элементов И-НЕ и первому и второму входам сумматора соответственно; выходы первого и второго элементов И-НЕ подключены к входам сброса первого и второго D-триггеров соответственно, о тличающий- с я тем, что, с целью повышения

быстродействия и уменьшения зоны

нечувствительности при измерении малых фазовых рассогласований, вход первого формирователя импульсов соединен с ,вторым входом первого элемента И-НЕ и с входом синхронизации второго D-триггера, а вход второго формирователя импульсов соединен с вторым входом второго элемента И-НЕ и с входом синхронизации первого

D-триггера, причем выходы первого и второго формирователей импульсов подключены к информационным входам первого и второго D-триггеров соответственно, при этом формирователи импульсов выполнены на инверторах.

Фиг. 2

Изобретение относится к радиотехнике и может использоваться для измерения разности фаз двух напряжений. Цель изобретения - повьппение быстродействия и уменьшение зоны нечувствительности при измерении малых фазовых рассогласований. Устр-во содержит два формирователя ( Ф ) 1 и 2 импульсов, два D-триггера 3 и 4, два злемента И-НЕ 5 и 6, сумматор 7. Для обеспечения цели вход Ф 1 соединен с вторьм входом элемента И- .НЕ 5 и с входом синхронизации D-триггера 4. Вход Ф 2 соединен с вторым входом элемента И-НЕ бис входом синхронизации 0 триггера 3, причем выходы Ф 1 и Ф 2 подключен 1 к информационным входам D-триггеров 3 и 4 соответственно. Ф 1 и Ф 2 вьшол- нены на инверторах. 2 ил.