Устройство для умножения комплексных чисел Советский патент 1988 года по МПК G06F7/49 

гистр 28, сумматоры-вычитатели 29 и 30, регистры 31 и 32. Счетчик 1, элементы 2, И1Ш 3 образуют блок 33 управления. Операция умножения в устройстве выполняется по модифицированному алгоритму Бута, который предусматривает постоянный сдвиг вправо на два разряда при одновременном анализе трех -разрядов множителя. 1 ил., 1 табл.

Изобретение относится к вычислительной технике и может быть использовано в процессорах быстрого преобразования Фурье и цифровых фильтрах. Цель изобретения - повышение быстродействия. Устройство содержит счетчик 1, элемент ИЛИ-НЕ 2, элемент ИЛИ 3, регистры 4,5 и 6, триггер 7, регистры 8 и 9, триггер 10, регистр 11, дешифраторы 12,13 и 14, элементы ИЛИ 15, 16, 17,,18, коммутаторы 19, 20, 21 и 22, сумматорьг-вычитатели 23 и 24, регистр 25, триггеры 26 и 27, 1, 33 е сл lA

1

Изобретение относится к вычисли- тельной технике и может быть использовано в процессорах быстрого преобразования Фурье и цифровых фильтрах.

Цель изобретения - повышение быстродействия.

На чертеже представлена функциональная схема предл;агаемого устройства для умножения комплексных чисел.

Устройство содержит счетчик 1, элемент ИЛИ-НЕ 2, элемент ИЛИ 3, входные регистры 4-6, триггер 7,входные регистры 8 и 9, триггер 10,входной регистр JJ, дешифраторы 12, 13 и 14, элементы ШШ J5 -J8, коммутаторы 19-22, сумматорЬ Г-вычитатели 23 и 24., промежуточный регистр 25, триг - геры 26 и 27, промежуточный ре- гистр 28, сумматоры-вычитатели 29 и 30, промежуточные регистры 3J и 32.

При этом совокупность счетчика J, элемента ИЛИ-НЕ 2 к элемента ИЛИ 3 образуют блок 33 управления, содержа™ щий вход 34 действительной части первого числа (КеА), вход1з1 35 и 36 четных и нечетных разрядов действительной части второго числа (КеВ), входы 37 и 38 четных и нечетных разрядов мнимой части второго числа (linB), вход 39 мнимой части первого числа (imA), вход 40 нача.пьной установки, вход 4J тактовых импушьсов, вход 42 записи, выходы 43 и 44.

Устройство работает следующим образом.

В исходном состоянии поступление тактовых импульсов через элемен т ИЛИ-НЕ 2 блокируется сигналом переполнения (лог. М) счетчика 1. Этим же сигналом регистры 5,6,8 и 9 устанавливаются в режим параллельной записи . Перед началом умножения действительная ReA и мнимая ImA части первого комплексного числа в дополнительном коде поступают соответственно на входы 34 и 39 устройства, а действительная ReB и мнимая ЬпВ части второго комплексного числа в до-

полнительном коде поступают соответственно на входы 35-38 устройства. Сигналом записи, поступившим с входа 42, информация с входов 34-39 уст ройства записывается в регистры 4

(ReA), 5 (четные разряды НеВ), 6 (нечетные разряды ReB), В(четные разряды ImB), 9(нечетные разряды ЬпВ) и 11 (imA). Этим же сигналом триггеры 7 и 10 устанавливаются в нуль. Сигналом начальной установки (импульс положительной полярности), поступившим со входа 40, регистры 25, 28, 31 и 32, триггеры 26 и 27 устанавливаются в нуль, а счетчик 1 записывается

, п

числом к (К 5где п - разрядность действительной или мнимой части второго числа), определяющее количество выполняемых итераций. Сигнал

лог. О с вьпсода переполнения счетчика 1 устанавливает регистры 5,6,8 и 9 в режим сдвига информации в сторону младших разрядов. По окончании сигнала начальной установки разре-г

шается поступление тактовых импульсов с входа 4J через элемент 2

Операция умножения в устройстве вьшолняется по модифицированному алгоритму Бута, которьй предусматривает постоянный сдвиг вправо на два

разряда при одновременном анализе трех разрядов множителя. Все возможные комбинации анализируемых разрядов в J-M такте и виды выполняемых при этом операций приведены в таблице.

Рассмотрим работу устройства в

J-M такте

(j J,..., ( + 1)

Информация с выходов шадших разг рядов регистров 5 и 6 и триггера 7 поступает на входы дешифратора 12, а информация с выходов младших разря дов регистров 8 и 9 и триггера JO на входы дешифратора 13.

В зависимости от информации на входах дешифраторов 12 и 13 на их выходах устанавливаются коды:

00- на входах или 000, или llJj 10 - на входах или 001, или 010,

или 101, или 110;

01- на входах или 011, или 100. Информация с выхода дешифратора J 2

управляет коммутаторами 19 и 22, а информация с выхода дешифратора 14 . управляет коммутаторами 20 и 21 сле- дуюш,им образом:

00 выходы коммутаторов в нуле; 10 - на входах коммутаторов информация с первых входов;

01- на выходах коммутаторов информация с вторых входов.

На выходах коммутаторов 19-22 формируются j-e частичные произведения для получения произведений соответственно ReA-ReB; ImA-lmB; HeA-ImB; и ImA ReB. Старшие из трех анализируемых в J-M такте разрядов множителей ReB и ImB поступают на вход дешифратора 13 и устанавливают его выходы в положение или 1000 (на выходах 00), или 0100 (на входах 01), или 0010 (на входах 10), или 0001 (на вхо-. ; дах 11). Информация с выходов злемен- тов ИЛИ 15 и 18 поступает на управляющие входы соответственно сумматоров- вычитателей 23 и 24 и задает один из режимов работы: суммирование, когда на управляющем входе лог.О, или вычитание, когда на управляющем входе лог. 1. На выходах сумматоров-вычи- тателей 23 и 24 получаем J-e частичные произведения комплексного умноже- НИН соответственно действительной (ВёА ВеВ-ImA-ImB) и мнимой (ВеД-ЬпБ + + 11пА ВеВ частей. :

Информация с выходов триггеров 26 и 27 управляет режимами работы соответственно сумматоров-вычитателей 2 и 30 следующим образом: лог.О - сум мирование; лог. 1 - вычитание.

Содержимое работы 25 (j-J)-e частичное произведение действительной части комплексного умножения поступа ет на вход сумматора-вычитателя 29, где оно суммируется или вычитается . из содержимого регистра 31, сдвинуто

го вправо на два разряда. Аналогично выполняются операции на сумматоретвы- читателе 30.

По каждому тактовому импульсу производится запись информации в регистры 25, 28, 3J и 32, в триггеры 7, 10, 26 и 27, сдвиг информации на один разряд вправо в регистрах 5,6,8 и 9, а также уменьшение содержимого счетчика 1 на единицу.

После (-2 +1 )-го тактового импульс

на выходе счетчика 1 получаем лог.1 которая блокирует поступление тактовых импульсов через элемент ИЛИ-НЕ 2 и процесс умножения на этом заканчивается. Результат комплексного умножения получается на выходах 43 (действительная часть) и 44 (мнимая часть).

Время умножения комплексных чисел в устройстве равно:

т (-|-+J)(tp, +

о

+ t

рмула изоб

р е т

ком

и я

е н

5 о ,

5

0

Устройство для умножения комплексных чисел, содержащее шесть входных регистров, четыре промежуточных регистра, первый дешифратор, первый и второй коммутаторы и блок управления, причем информационный вход первого входного регистра соединен с входом действительной части первого числа устройства, информационный вход вто рого входного регистра соединен с входом четных разрядов действительной части второго числа устройства, информационный вход третьего входного регистра соединен с входом нечетных разрядов действительной части второго числа устройства, информационный вход четвертого входного регистра соединен с входом четных разрядов мнимой части второго числа устройства, информационный вход пятого входного регистра соединен с входом нечетных разрядов мнимой части второго числа устройства, информационный вход шестого входного регистра соединен с входом мнимой части первого числа устройства, первый информационный вход первого коммутатора соединеи с первым информационным входом второго коммутатора и выходом первого входного регистра, выход младшего разряда третьего входного

регистра соединен с первым входом первого дешифратора, второй вход ко торого соединен с выходом младшего разряда пятого входного регистра,тактовые входы первого и шестого вход- ньгх регистров соединены с первым выходом, блока управления, второй выход которого соединен с тактовыми входами второго, третьего, четвертого и пятого входных регистров, третий выход блока управления соединен с такто выми входами первого и второго промежуточных регистров, четвертый выход блока управления подключен к обнуляющим входам третьего и четвертого промежуточных регистров, выходы которых являются выходами устройства, о т личающееся тем, что, с целью повьш ения быстродействия, в устройство введены два дешифратора, два коммутатора, четыре сумматора- вычитателя, четыре элемента ИЛИ и четыре триггера, а блок управления содержит счетчик, элемент ИЛИ-НЕ и элемент ИЛИ, при этом первые информационные входы третьего и четвертого коммутаторов соединены с выходом шестого входаого регистра, выход первого входного регистра со сдвигом на один разряд в сторону старших разрядов соединен с вторыми информационными входами первого и второго коммутаторов, выход шестого входного регистра со сдвигом на один разряд в сторону старших разрядов соединен с вторыми информационными -входами третьего и четвертого коммутаторов, выходы Первого и третьего коммутаторов и выходы второго и четвертого коммутаторов соединены с информационными входами соответственно первого и второго сумматоров-вычитателей, выходы которых соединены с информационными входами первого и второх о промежуточных регистров, выходы которых соединены с первыми информационными входами соответственно третьего и четвертого сумматоров-вычитателей, выходы которых соединены с входами соответственно третьего и четвертого промежуточных регистров, выходы которых со сдвигом на два разряда в сторону младших разрядов соединены с вторыми информационными входа:ми соответственно третьего и четвертого сумматоров- вычитателей, входы второго дешифратора соединены с выходами 1 4ладших разрядов третьего и второго входных ре-

5

0

5

0

5

0

5

0

5

гистров и вькодом первого триггера, входы третьего дешифратора соединены с выходами младших разрядов пятого и четвертого входнь1х регистров и выходом второго триггера, выходы второго и третьего дешифраторов соединены с управляющими входами соответственно первого, четвертого и второго,третьего коммутаторов, выход первого эле мента ИЛИ соединен с входом управления режимом первого сумматора-вычита- теля, выходы второго и третьего элементов ИЛИ соединены с информационными входами соответственно третьего и четвертого триггеров, выход четвертого элемента ИЛИ соединен с входом, управления режимом второго сумматора- вычитателя, первый выход первого дешифратора соединен с первым входом первого элемента ИЛИ, второй выход первого дешифратора соединен с первыми входами третьего и четвертого элементов ИЛИ, третий выход первого дешифратора соединен с первым входом второго и вторым входом четвертого элементов ИЛИ, четвертьй выход первого дешифратора соединен с вторыми входами первого, второго и третьего элементов ИЛИ, выходы третьего и четвертого триггеров соединены с входами управления режимом соответствующих сумматоров-вычитателей, первый,второй и третий входы блока управления соединены соответственно с входами начальной установки тактовых импульсов и записи устройства, вход разрешения записи счетчика блока управления соединен с первым входом и четвертым выходом блока управления, первым входом элемента ИЛИ-НЕ блока управления и входами обнуления первого и второго промежуточных регистров, второй вход блока управления соединен с вторым входом элемента ШШ-НЕ блока управления, выход которого соеди нен со счетным входом счетчика блока управления, первым входом элемента ИЛИ блока управления, третьим выходом блока управления и подключен к тактовым входам третьего и четвертр- го триггеров и третьего и четвертого промежуточных регистров, второй вход элемента ИЛИ блока управления подключен к третьему входу и первому выходу блока управления и соединен с входами обнуления первого и второго триггеров, выход элемента ИЛИ блока управления подключен к второму выходу блока управления и соединен с тактовыми входами первого и второго триггеров, третий вход элемента ИЛИ-НЕ блока управления подключен к выходу переполнения счетчика блока управления и пятому выходу блока управления и соединен с входами управРазряды множителя

n-2(j-l)- rn-2(j-l) nr-2(j-l)+J

О О О О

О О 1 J

О J 1

ления записью-сдвигом второго,третьего, четвертого и пятого входных регистров, информационные входы первого и второго триггеров соединены с выходами младших разрядов соответственно третьего и пятого входнь х регистров . I:

Операция

. Прибавление нуля

Прибавление множимого

Прибавление множимого

Прибавление удвоенного множимого

Вычитание удвоенного множимого

Вычитание множимого Вычитание множимого Вычитание нуля