Устройство для сопряжения вычислительной машины с каналами связи Советский патент 1988 года по МПК G06F13/00 

(Л

Изобретение относится к вычислительной технике и может быть использовано в телекоммуникационных вычислительных системах,

Цель изобретения - повышение быстродействия устройства.

На чертеже представлена схема устройства для сопряжения вычислительной машины с каналами связи,

Устройство содержит узел 1 коммута 1ЦШ, шифратор 2, буферную память 3, дешифратор 4 управления коммутацией каналов, счетчик 5, дешифратор б опроса., регистров, дешифратор 7 адреса, второй 8 и первый 9 триггеры, группу регистров 10 управления, первый элемент И 11, третий элемент ИЛИ 12, третий триггер 13, трерий элемент И 14, второй.элемент И 15, элемент 16 за- держки, дешифраторов 17, второй 1В и первый 19 элементы ИЛИ, а также входы и вьпсоды 20-25.

Устройство работает следующим образом,

В качестве регистров 10 управления используются регистры сдвига. Опрос позиционньпс разрядов каждого из регистров управления производится путем последов ательного сдвига записан- ного кода при подаче на их синхровхо- ды тактовьк импульсов. Таким образом, на информационных выходах регистров управления при опросе последовательно

повторяется записанная в них инфор

мация. По завершении опроса во всех позиционных разрядах соответствующего регистра 10 управления записаны нули Это приводит к появлению на выходе соответствующего дешифратора 17 сиг- нала, который через элемент ИЛИ 19 поступает на управляющий вход переключения опроса дешифратора 6 опроса регистров и на второй информационный вход дешифратора 4 управления комму- тацией каналов, При дешифратор 6 опроса регистров подключает для опроса следуюпсий регистр 10 управления,- а дешифратор 4 управления коммутацией обеспечивает подключение че- рез узел 1 коммутации следующего канала СВЯЯИп

Каждый из регистров 10 управления соответствует определенному номеру канала связи, а каждому позиционному разряду - страница и буферной памяти, 3, Все разряды каждого из регистров Ю управления последовательно опрашиваются при помощи дешифратора 6 опро

с

50

5

о

5

0 ({5 Q

5

са регистров. Очередность опроса регистров 10 управления дешифратором 6 определяется в соответствии с их приоритетом и в порядке нумераили. При записи информации в режиме обмена в каждый из регистров 10 правления записывается код, соответствующий режиму обмена по определенному каналу, Если, напримерj в буферной памяти 3 содержится К страниц для М каналов связи, то число регистров управления должно быть равно М, а разрядность каждого из регистров управления должна равняться К, причем каждый М-й регистр управления выделяется узлом 1.как принадлежащий к режиму обмена только в одном канале: в один канал связи считывается информация во всех странш буферной памяти, которым соответствовали единицы в определенном регистре 10 управления. Подключение той или иной страницы буферной памяти осуществляется через дешифратор 7 адреса. Преобразование сообщения осуществляет шифратор 2 по тактовым импульсам.

В режиме обмена информацией сигнал обращения к устройству поступает на триггер 9« Тактовый импульс через элементы И 11 и И 15 поступает на дешифратор 6 опроса регистров и опрашивает первый разряд соответствующего регистра 10 управления. Если в этом разряде опрашиваемого регистра записан О, то состояние элементов устройства не меняется и следующий тактовый импульс поступает на опрос следующего разряда данного регистра 10. Если записана 1, то сигнал с опрашиваемого регистра 10 через элемент ИЛИ 18 подается на дешифратор 7 адреса для подключения соответствующей страницы буферной памяти и через элемент ИЛИ 12 переключает триггер 13 в нулевое состоя1шев При этом следующие тактовые импульсы через элемент 16 задержки и элемент И 14 пог: ступают на счетчик 5, С выхода счетчика 5 сигналы подаются на вход шифратора .. После завершения преобразования сообщения с выхода переполнения счетчика 5 снимается сигнал, который через элемент И 12 переключает триггер 13 в единичное состояние.

Элемент И 15 открывается, и тактовые импульсы снова начинают поступать через дешифратор 6 опроса регистров

на опрос следующих разрядов данного регистра 10 управления. Переход к опросу разрядов следующего регистра 10 управления группы осуществляется в.следующих случаях:

завершен опрос всех разрядов соответствующего регистра управления (в последнем разряде рассматриваемого регистра управления находилась едини ца);

завершен опрос всех разрядов соответствующего регистра управления, в которых содержались единицы (оставшиеся последние разряды рассматриваемого регистра управления содержат нули);

все разряды соответствующего регистра управления содержат нули (в соответствии с кодом режима обмена передача информации в сеансе связи по данному каналу не предусмотрена).

Во всех указанных случаях в соответствующем регистре 10 управления все позиционные разряды в результате опроса (первый и второй случаи) или в результате записи нулевого кода режима обмена (третий случай) равны нулю и поэтому на его разрядных выходах также находятся нули. Следовательно, нулевому состоянию регистра соответствует сигнал на выходе подключенного к его разрядным выходам дешифратора 17.

Таким путем последовательно опрашиваются все регистры 10 управления группы и в соответствующие каналы считьшается информация с заданных страниц буферной памяти, В режиме приема информации работает триггер 8, который через дешифратор 4 подключает каналы связи к шифратору 2. Запись информации в буферную память осуществляется также в соответствии с информацией на регистрах 10 управления о реткиме обмена. По окончании приема или передачи информации с выхода завершения опроса дешифратора 6 опроса регистров снимаетс я сигнал, который поступает на триггер 9 и переводит его в нулевое состояние. В этом случае на выходе 25 формируется сигнал Готовность, Таким образом, при обращении к устройству разряды управления опрашиваются тактовыми импульсами. Если при этом из регистров управления считывается О, то очередным сигналом опроса является оче

5

редкой тактовый импульс, если 1, то очередной сигнал опроса формируется через интервал времени, равный времени преобразования страницы. При этом если опрос всех разрядов соответствующего регистра управления группы, в которых содержались единицы, завершен, а оставшиеся разряды этого регистра содержат О, то осуществляется переход к опросу разрядов следующего по приоритету (номеру) регистра управления. Так же осуществляется переключег ние дешифратора 6 на опрос следующего 5 по приоритету (номеру) регистра управления без опроса позиционных-разрядов очередного регистра управления, если в соответствии с кодом режима обмена передача информации в сеансе связи по соответствующему этому регистру каналу не предусмотрена (во всех позиционных разрядах данного регистра записаны О).

0

Формула изобретения

25

30

Устройство для сопряжения вычислительной машины с каналами связи, содержащее узел коммутацию, шифратор, буферную память, дешифратор адреса, дешифратор управления коммутацией каналов, три триггера, счетчик, три элемента И, первый элемент ИЛИ, группу

35 рег истров управления, причем первые информационные вход и выход узла коммутации являются входом и выходом устройства для подключения к кайалам связи, первые информационные вход и

40 выход буферной памяти являются входом и выходом устройства для подключения соответственно к информационным выходу и входу вычислительной машины, первый вход первого элемента И явля45 ется входом устройства для подключения к тактовому выходу вычислительной . машины, единичнь1Й вход и нулевой выход первого триггера являются входом и выходом устройства для подключения

50 соответственно к выходу и входу готовности вычислительной машины, единичный и нулевой входы второго триггера являются входами устройства для подключения к выходам записи и чтеgg ния вычислительной машины, информационные входы регистров управления группы образуют группу входов устройства для подключения к группе адресных выходов вычислительной машины.

при этом информационный выход дешифратора управления коммутацией каналов соединен с управляюпЫм входом узла коммутации, вторые информацион™ ные вход и выход которого соединены соответственно с первыми информационным в 1ходом и входом шифратор а, вторые информационные вход и выход которого соединены соответственно со вторыми информационными выходом и входом буферной Памяти, адресный вход которой соединен с выходом депшфратора адреса, единичный выход первого триг- irepa соединен с вторым входом первого элемента И, выход которого соединен с первым входом второго элемента И, второй вход которого соединен с единичным выходом т ретьего триггера, ну- певой выход которого соединен с пер- рым входон третьего элемента И, вы- Ход которого соединен со счетным вхо- йом счетчика, выход которого соеди- ен с разрешающим входом шифратора, рулевой выход второго триггера соеди- Ьен с разрешающим входом дешифратора управления коммутацией каналов, отличающееся тем, что, с целью повышения быстродействия, в него введены группа дешифраторов, дешифратор опроса регистров, элемент задержки, два элемента ИЛИ, при этом

нулевой вход первого триггера соединен с выходом дешифратора опроса регистров, группа выходов которого соединена с синхровходами соответствующих регистров управления груйпы, информационные выходы которых соединены с группой входов второго элемента ИЛИ, вькод которого соединен с инфорнационным входом дешифратора адреса, с первым входом третьего элемента И и с первым информационньм входом дешифратора управления коммутацией каналов, второй информационный вход которого соединен с управляющим входом дешифратора опроса регистров и с выходом первого элемента ИЛИ, группа входов которого соединена с выходами дешифраторов грзтпы, группы информационных входов которых соединены с группами информационных выходов соответствующих регистров управления группы, счетный вход третьего триггера соединен с выходом третьего элемента ИЛИ, второй вход которого соединен с выходом переноса счетчика, второй вход третьего элемента И соединен с выходом элемента задержки, вход которого соединен с выходом первого элемента И, выход второго элемента И соединен с информационным входом дешифратора опроса регистров.

Изобретение относится к области вычислительной техники и может быть использовано в телекоммуникационных вычислительных системах. Целью изобретения является повьшение быстродействия. .Устройство содержит узел 1 коммуникации, шифратор 2, буферную память 3, дешифратор 4 управления коммутацией каналов, счетчик 5, дешифратор 6 опроса регистров, триггеры 8, 9, 13, группу 10 регистров управления, группу 17 дешиф раторов, элемент 16 задержки, элементы И П, 14, 15, элементы ИЛИ 12, 18, 19. 1 ил.g