Регистр сдвига Советский патент 1988 года по МПК G11C19/00 

4;

Ф 4

00

со

4;;

pa 14 и элемента 2-2И-ИЛИ-НЕ 18, а последний разряд состоит из триггера 13, инвертора 14 и элемента И-НЕ 19, синхровходы 6,7, информационный вход 8 последовательного кода, входы 9 записи параллельного кода, вход 10 разрешения записи параллельного кода и выходы 12, введены резервный разряд 5, состоящий из триггера 20, инвертора 2 1 , элемента К 22 п элемента И-НЕ 23. В каждый основной разряд 4 введены первый 15 и второй 16 элементы 2-2И-ИЛИ, элемент ИЛИ/ИЛИ-НЕ 17 и вход 1I запрета функционирования разряда. Данное конструктивное выполнение регистра сдвига позволяет осуществлять перестройку его логической структуры при отказе одного из разрядов и автоматически заменять неисправный триггер основного разряда, обеспечивая работоспособность регист- ра в целом. I ил.

Изобретение относится к ццфро- вой вычислительной технике и может .быть использовано в устройствах буферной памяти. Цель изобретения - повышение надежности работы регистра за счет обеспечения его работоспособности с неисправным разрядом - достигается тем, что в регистр сдвига, содержащий элемент 2-2И-ИЛИ-НЕ 1, два .инвертора 2,3, п основных разрядов 4, каждый из которых (кроме последнего) состоит из триггера 13, инверто

Изобретение относится к цифровой вычислительной технике и может быть использовано в устройствах буферной памяти.

Целью изобретения является повышение надежности работы регистра за счет обеспечения его работоспособности с неисправным разрядом.

На чертеже представлена функцио- нальная схема регистра сдвига.

Регистр сдвига содержит элемент 2-2И-1-ШИ-НЕ 1, первый 2 и второй 3 инверторы, основные 4 и резервный 5 разряды, первый 6 и второй 7 синхро- входы, информационный вход 8 последовательного кода, входы 9 записи параллельного кода, вход 10 разрешения записи параллельного кода, входы 11 запрета функционирования разрядов и выходы 12. Каждый основной разряд 4 включает триггер 13, инвертор 14, первый 15 и второй 16 элементы 2-2И- ИЛИ и элемент ИЛИ/ИЛИ-НЕ 17. Каждый основной разряд 4, кроме последнего, включает также элемент 2-2И-ИЛИ-НЕ 18 а последний разряд - элемент И-НЕ 19 Резервный разряд 5 включает триггер 20, инвертор 21, элемент И 22 и элемент И-НЕ 23.

Регистр сдвига работает следующим образом.

При исправном состоянии всех основных разрядов 4 на управляющие входы 11 подают сигналы низкого логичес35

кого уровня, в этом случае для записи информации, представленной параллельным кодом, на вход 10 (V) подают сигнал высокого логического уровня, а на вxcfдь 9 (D , - D) - подают код дО

Q

5 0 0

5

О

информации. Информация через открытые вторые группы входов элементов 2-2И- ИЛИ 16 поступает на открытую первую группу входов элементов 2-2И-ШШ-НЕ 18 и на открытый элемент И-НЕ 19 последнего разряда. Далее с выходов элементов 2-2И-ИЛИ-НЕ 18 и И-НЕ 19 информация воздействует на R- и S-BXO- ды триггеров 13 разрядов, которые при низком логическом уровне сигнала на входе 7 (С) устанавливаются в логическое состояние, соответствующее значению сигнала на одноименном ему входе 9.

Для записи информации, представленной последовательным кодом, на входах 10 (V) и 9 (D - D,) регистра сдвига устанавливают низкие логические уровни сигналов, на вход 8 (V) подают информацию в последовательном коде, а на вход 6 (С,) - тактовые импульсы. Регистр сдвига в этом случае работает следующим образом. При первом тактовом импульсе на входе 6 (C ) первый бит информации с входа 8 (V ) через открытую первую группу входом элемента 2-2И-ИЛИ 16, открытую первую группу входов элемента 2-2И-ИЛИ-НЕ 18 и инвертор 14 поступает на R- и S-входы триггера 13 первого разряда, которьй по окончании первого тактового импульса устанавливается в состояние, соответствующее значению первого бита информации. Далее происходит c, информации (перенос состояний триггеров 13-) вправо по аналогичным логическим цепям соот ветствукяцих разрядов и межразрядных связей. Запись в регистр сдвига последующих битов информации производится так же, как и первого бита информации.

При неисправности какого-либо разряд гг на гоответствующий вход 11 подают сигнаг высокого логического уровня. Рассмотрим пример, когда неисправен второй разряд. В этом случае на его вход 11 подают сигнал высокого логического уровня.

Для записи информации, представленной параллельным кодом, на вход 10 (V) подают сигнал высокого логического уровня, а на входы 9 (D - Dj,) - подают код информации. Информация через открытые вторые группы входов элементов 2-2И-ИЛИ 16 поступает на их выходы. С выхода элемента 2-2И- ИЛИ 6 первого разряда информация поступает через открытый элемент И-НЕ 23 на R-вход и через инвертор 21 - на S-вход триггера 20 резервного разряда 5. С выхода элемента 2-2И-ИШ1 16 второго разряда сигнал поступает через открытую вторую группу входов элемента 2-2И-ИЛИ-НЕ 18 на R-вход и через инвертор i4 - на S-вход триггера 13 первого разряда. С выхода элемента 2 -2И-ШМ 16 третьего разряда сигнал поступает через открытую первую группу входов элемента 2-2И-ИЛЙ-НЕ 18 на R-вход и через инвертор 14 - на S- вход триггера 13 третьего разряда и т.д. Таким образом, информация, представленная в параллельном коде, с входа 9 первого разряда поступает в

триггер 20 резервного разряда, с входа 9 второго разряда - в триггер 13 первого разряда5 с входа 9 третьего разряда - в триггер 13 третьего разряда и т.д. На выход 12 первого разряда поступает информация с выхода триггера 20 резервного разряда, а на выход 12 второго разряда - с выхода триггера 13 первого разряда. Следовательно, триггер второго разряда при его неисправности замещен триггером первого разряда, а триггер первого разряда триггером резервного разряда. При этом обеспечивается работоспособное состояние регистра сдвига в целом.

Для записи информации, представленной последовательным кодом, на входах 10 (Vj) и 9 (D, - D) регистра сдвига устанавливают сигналы низ94

кого логического уровня, на вход 8 (V) подают информацию в последовательном коде, а на вход 6 (С) - тактовые импульсы. Первый тактовый импульс на входе 6 производит запись первого бита последовательной информации в триггер 20 по следующей логической цепи регистра сдвига: через

открытую первую группу входов элемента 2-2И-ИЛИ 16 первого разряда, через элемент И-НЕ 23 на R-вход и через инвертор 21 на S-вход триггера 20 резервного разряда. Вторым тактовым импульсом на входе 6 в триггер 20 записывается второй бит информации последовательного кода,а состояние триггера 20 переходит в триггер 13 первого разряда по следующей

логической цепи регистра сдвига: с выхода триггера 20 через элемент И 22, первую группу входов элемента 2-2И- ИПИ 15 первого разряда на выход 12 первого разряда регистра сдвига через первую группу входов элемента 2-2И-ИЛИ 16 второго разряда, через вторую группу входов элемента 2-2И- РШИ-НЕ 18 на R-вход и через инвертор 14 на S-вход триггера 13 первого

разряда. Третьим тактовым импульсом в триггер 20 записывается значение третьего бита информации последовательного кода, в триггер 13 первого разряда переходит состояние триггера 20 (второго бита информации) по вышеуказанной логической цепи регистра сдвига, а в триггер 13 третьего разряда записывается состояние триггера 13 первого разряда (первого бита информации) по аналогичной логической цепи. Таким образом, неисправный триггер второго разряда обойден и информация п-м тактовым импульсом сдвигается вправо так, что в триггере резервного разряда записан п-й бит, в триггере первого разряда - (п-1)-й бит, в триггере третьего разряда - (п-2)-й бит, а в триггере последнего разряда - первый бит информаЦии последовательногр кода.

Данное конструктивное выполнение регистра сдвига позволяет осуществлять перестройку его логической структуры при отказе одного из разрядов и автоматически заменять неисправный триггер основного разряда, обеспечивая работоспособность регист ра в целом.

Формула изобретения

Регистр сдвига, содержащий элемент 2-2И-ИЛИ-НЕ, первый вход первой группы входов которого является входом разрешения записи параллельного кода, а вторые входы первой и второй групп входов являются вторым и первым синхровходами регистра, первый и второй инверторы, входы которых соединены с первыми входами первой и второй групп входов элемента 2-2И- .ИЛИ-НЕ соответственно, а выход пёрво10

ны соответственно с первыми входами первой и второй групп входов первого элемента 2-2И-ИЛИ, первый и второй входы первой группы входов элемента 2-2И-ИЛИ-НЕ каждого разряда, кроме последнего, соединены сооответствен- но с инверсным выходом элемента ИЛИ/ИЛИ-НЕ и с выходом второго элемента 2-2И-ИЛИ, в последний разряд регистра введен элемент И-НЕ, выход которого соединен с входом инвертора разряда, а первый и второй входы соединены соответственно с инверсным

го инвертора соединен с входом второ- 15 выходом элемента ИЛИ/ИЛИ-НЕ и с выхого инвертора, информационный вход последовательного кода и разряды, каждый из которых, кроме последнего, состоит из элемента 2-2И-ШШ-НЕ, триггера, инвертора, выход которого соединен с S-входом триггера, а вход инвертора соединен с R-входом триггера и выходом элемента 2-2И-ИЛИ-НЕ, последний разряд регистра состоит иа

триг гера и инвертора, вход и выход которого соединены с R- и S-входами триггера соответственно, синхровходы триггеров разрядов соединены с выходом элемента 2-2И-ИЛИ-НЕ регистра.

информационные входы разрядов являют- ЗО ходом элемента ИЛИ/ШШ-НЕ последующе- ся входами записи параллельного кода, Q разряда, а первый вход первой

а выходы разрядов - выходами регистра, отлич ающийся тем, что, с целью повышения надежности работы регистра, в каждьй разряд регистра введены первый элемент 2-2И- ИЛИ, -выход которого является выходом регистра, а второй вход второй группы входов соединен с выходом триггеО ОТ.-ТЛГТТЛ ..ч,

ра, второй элемент 2-2И-Ш1И, первый вход второй группы входов которого является входом записи параллельного кода регистра, а вторые входы первой и второй групп входов первого и второго элементов 2-2И-ИЛИ соединены с выходами соответственно первого и второго инверторов регистра, и элемент ИЛИ/ИЛИ-НЕ, первый вход которого является входом запрета функционирования разряда, а прямой и инверс ньй выходы элемента ИЛИ/ИЛИ-НЕ в каждом разряде, кроме первого, соедине

ны соответственно с первыми входами первой и второй групп входов первого элемента 2-2И-ИЛИ, первый и второй входы первой группы входов элемента 2-2И-ИЛИ-НЕ каждого разряда, кроме последнего, соединены сооответствен- но с инверсным выходом элемента ИЛИ/ИЛИ-НЕ и с выходом второго элемента 2-2И-ИЛИ, в последний разряд регистра введен элемент И-НЕ, выход которого соединен с входом инвертора разряда, а первый и второй входы соединены соответственно с инверсным

дом второго элемента 2-2И-ИЛИ, выходы триггера и первого элемента 2-2И- ИПИ предыдущего разряда соединены с первыми входами первых групп входов

соответственно первого и второго элементов 2-2И-ИЛИ последующего разряда, первый и второй входы второй группы входов элемента 2-2И-ИЛИ-НЕ данного разряда соединены соотвегственно с

выходом второго элемента 2-2И-ИЛИ и с прямым выходом элемента ИЛИ/ИЛИ-НЕ последующего разряда, второй вход элемента Ш1И/ШШ-НЕ каждого разряда, кроме первого, соединен с прямым вы

группы входов второго элемента 2-2И ИЛИ первого разряда является информа - ционным входом последовательного ко

да регистра, элемент И, инвертор, элемент И-НЕ и триггер, Синхровход которого соединен с выходом элемента 2-2И-ИЛИ-НЕ регистра, вход и выход инвертора соединены соответственно с R- и S-входами триггера выход которого соединен с первым входом элемента И, второй вход и вьпсод которого соединены соответственно с вторым и первым входами первой группы первого

элемента 2-2И-ИЛИ первого разряда, выход элемента И-НЕ соединен с входом инвертора, а первый и второй входы элемента И-НЕ соединены соответственно с выходом второго элемента

2-2И-ИЛИ и с прямым выходом элемента ИЛИ/ИЛИ-НЕ первого разряда.