Устройство управления скоростью дискового носителя информации Советский патент 1989 года по МПК G11B19/24 

памяти, регистра 6 памяти, цифрового генератора 7 пилообразного сигнала, арифметико-логического блока 8 и цифрового пропорционально-интегрального регулятора 9. Канал точной стабилизации воздействует на электродвигатель 1 через второй вход усилителя 12 мощности. Выходной сигнал усилителя 12 мощности определяется суммой сигналов на его входах. 1 з.п. ф-лы, 1 ип.

Изобретение относится к технике хранения информации на подвижном носителе и -может быть использовано в оптических и магнитных дисковых запоминающих устройствах. Изобретение позволяет при сохранении высоких характеристик стабильности скорости обеспечить режим псевдопостоянной линейной скорости носителя. Грубая стабилизация скорости осуществляется путем сравнения частот сигналовв частотном дискриминаторе 10 и воздействия разностным сигналом на электродвигатель I через первый вход усилителя 12 мощности. Канал грубой стабилизации скорости предназначен для поддержания скорости в диапазоне ра ботоспособности канала точной стабилизации, который состоит из первого и второго импульсных датчиков 2, 3 скорости вращения, блока 4 функциональных преобразователей, регистра 5 --ш Ф О) с-ж. 4ib 01 СП СО О)

1

Изобретецие относится к технике хранения информации на подвижном носителе и может быть использовано в оптических и магнитных дисковых ЗУ.

Цель изобретения - расширение функциональных возможностей устройства за счет обеспечения возможности функционирования в режиме псевдопостоянной линейной скорости вращения носителя, .

На чертеже изображена структурная схема устройства управления скорость дискового носителя информации.

Устройство содержит электродвигатель 1 постоянного тока, второй импульсный датчик 2 скорости вращения, первьй импульсный датчик 3 скорости вращения, блок 4 функциональных преобразователей, регистр 5 памяти, |блок 6 памяти, цифровой генератор 7 Пилообразного сигнала, арифметико-логический блок 8, .цифровой пропорци Iонально-интегральный регулятор 9, I час-йзтньй дискриминатор 10, цифроана Iлоговьй преобразователь 11, усипи- Iтель 12 мощности.

: Арифметико-логический блок 8-со- держит одноразряднзпо схему 13 сравнения, первьй сумматор 14, блок 15 инверторов, блок 16 управляемь1Х инверторов, цифровой коммутатор 17, второй сумматор 18.

Дисковьй носитель информации и ко довьй диск датчиков скорости (не показаны) закреплены на валу электро- двигателя 1. Выход второго датчика 2 скорости соединен с первым входом частотного дискриминатора 10, вторым управляющим входом блока 6 памяти и управляющим входом регистра 5 памяти Выход первого датчика 3 скорости соединен с первым управляющим входом блока 6 памяти. Вход блока 4 функциональных преобразователей соединен с внешней шиной адреса информационной

5

5 0

0

5

0

2

дорожки, первьй выход подключен к второму входу частотного дискриминатора 10, второй .выход - к входу управляемого цифрового генератора 7 пилообразного сигнала и к третьему входу арифметико-логического блока 8. Выход регистра 5 памяти соединен с вторым входом арифметико-логического блока. Выход блвка 6 памяти соединен с пер;вым входом арифметико-логического блока 8. Выход управляемого цифрового генератора 7 пилообразного сигнала с.о единен с информационными . входами регистра 5 памяти и блока 6 памяти. Вь1ход арифметико-логического блока 8 через цифровой пропорционально -интеграл ьньй регулятор 9 и цифро- аналоговьй преобразователь 11 подключен к первому входу усилителя 12 мощности, второй вход которого соединен с выходом частотного детектора 10 и выход которого подключен к входу электродвигателя 1..

В арифметико-логическом блоке 8 старщнй разряд первого входа подан на первьй вход схемы 13 сравнения, а младшие разряды -. на вход б.лока 15 инверторов, старший разряд второго входа подключен к второму входу схемы 13 сравнения, а младшие - на первьй вход первого сумматорй 14. Третий вход соединен с информационным входом блока 16 управляемых инверторов. Выход схемы 13 сравнения подключен к управляющему входу цифрового коммутатора 17, выход которого является выходом блока 8. Информацион- ньй выход первого сумматора 14 подключен к первому информационному входу цифрового коммутатора 17 и к первому входу второго сумматора 18. Вы- ход переполнения первого сумматора 14 подключен к управляющему входу блока 16 управляемых инверторов. Выход блока 15 инверторов соединен с

вторым входом первого сумматора 14. Выход блока 16 управляемых инверторов подключен к второму входу второго сумматора 18, выход которого подан на второй информационный вход цифрового коммутатора 17,

Блок 4 функциональных преобразователей предназначен для преобразования кодов адресов дорожек в коды, определяющиё скорость носителя в каждой зоне. На втором выходе блока 4 функциональных преобразователей образуется код канала точной стабилизации скорости, который задает период пересчета цифрового генератора 7 и участвует в образовании выходного сигнала арифметико-логического блока 8. На первом выходе блока 4 функциональных преобразователей образуется код канала грубой стабилизации, которьй поступает на вход частотного детектора 10.

Выходной код канала точной стабилизации скорости

ll-Lls.

У„.п

М- Int

(R

).

де j О, 1,2, ..., Z-1 - номер зоны;

- целая часть числа, за- 30

ключенного в скобки; Л( - угловое расстояние между первым 3 и вторым 2 датчиками скорости;

fp - частота задающего гене- 05 ратора в управляемом цифровом генераторе 7 пилообразного сигнала; Vj, - заданная линейная скорость вращения диска; .40 п - количество периодов цифровой пилы управляемого гене ратора 7 пилообразного сигнала за заданное время движения 45 каждой метки кодового диска датчи1{ов скорости от первого датчика 3 до второго датчика 2; RJ, - диаметр самой внутренней 50

дорожки на диске; R , - диаметр, самой внешней дорожки на диске (z - количество зон на диске). Блок 4 функциональных преобразова- 55 елей может быть построен на основе остоянных или перепрограммируемых если необходима смена линейной скоости диска) ЗУ, на входы которых подаются коды адресов дорожек, а с выходов снимаются выходные коды, предварительно рассчитанные и записанные в соответствующие ячейки ЗУ.

Регистр 5 памяти предназначен для записи и хранения кодов, поступающих на его информационньй вход с выхода цифрового генератора 7, пилообразных сигналов. Момент записи определяется сигналом на управляющем входе, т,.е. сигналом с выхода второго датчика 2 скорости. Следовательно, длительност хранения каждого очередного кода - время-, между импульсами второго датчика 2 скорости.

Блок 6 памяти предназначен для записи и хранения кодов, поступающих на информационньй вход с выхода цифрового генератора 7 пилообразных сигналов. Момент записи кода определяется сигналом на первом управляющем входе, т.е. сигналом с выхода перво- го датчика 2 скорости. Сигнал на втором управляющем входе блока 6 памяти организует адресацию памяти (распределение входньк кодов по соответствующим ячейкам блока 6 памяти) и одновременно чтение информации на выход блока 6 памяти. Минимально необходи- мое для работы блока 6 памяти количество его ячеек равно количеству меток кодового диска, находящихсямежду первым 3 и вторым 2 датчиками скорости. Длительность хранения каждого очередного кода в ячейках блока 6 памяти - время движения каждой метки кодового диска от первого датчика 3 скорости до второго датчика 2. Таким образом, при появлении импульса от каждой метки кодового диска на выходе первого датчика 3 скорости в соотвеТ ствующую ячейку блока 6 памяти запи- сьшается текущее состояние цифрового генератора 7 пилообразного сигнала и хранится до момента появления импульса второго датчика 2 скорости от той же самой метки, после чего считывается на выход блока 6 памяти и совместно с выходнь1ми сигналами регистра 5 памяти и блока 4 функциональных преобразователей участвует в образовании выходного сигнала арифметико- логического блока 8.

Управляемьй цифровой генератор 7 пилообразного сигнала предназначен для выработки цифрового нарастающего сигнала и импульсного напряжения,

1|содирутощего соседние периоды пилы |1оследовательно нулем и единицей. Пе- |зиод пилы определяется кодом M,j , Поступающим на его вход с первого выхода блока 4 функциональных преоб- |)азователей:

M,-/fo;

о, 1

, , . « . , Z , при работе

период в j-й зоне;

код на входе генератора 7; частота задающего генератора;

- количество зон на диске. анным временем движения кажи кодового диска от перво го скорости до второго

Tj 4Ч/Л

де

& - угловое расстояние между датчиками скорости;

SI- - заданная угловая скорость 25 при работе устройства в зоне, период пилы Т„.; связан

следующим

О соотношением:

i .

.1

X П,

где n - количество периодов пилы за заданное время движения каждой метки кодового диск а от

I первого датчика скорости до

| второго.

I

; Таким образом, цифровой генератор 7 цифрового сигнала вырабатывает периодическую последовательность кодов ;N, старший разряд S которых несет ин- формацию о знаке, а младшие разряды ;изменяются от О до М;-1.

Цифровой генератор 7 пилообразного сигнала может быть построен на основе счетчика с переменным козффици- ентом деления и счетного триггера.

Арифметико-логический блок 8 предназначен для выработки цифрового сигнала N. в соответствии с выражением:

N,-,,-N.-,1.

если S) S;:, ,4,6,..,

(О

N;,, если ,,, ,-,, 0, n 2,4,6,...

N,,-N,-,,-Mj, если S;,,S,.,, Ni,i-N ,,,гО, n 2,4,6, ...

Nbi-N, H

если

S,,- , ,3,5, ...

+Mj, если 5,-, ,-,,, Ni i-N,, i О, п 1,3,5,...

N«,-N

(2)

1,1

N;,i-Ni,,-Mj, если Si , ,,7, О, n 1,3,5,...,

0

5

Ь

5

0

5

N,-M

и8

где j-0,1,2,..., z-1-номер зоны;. i 0,1,2,... - номер такта рабо-ты преобразователя 8; - соответственно значения кода и знака напряжения цифрового генератора 7 пилообразного сигнала, поступающих на первый вход арифметико-логи г ческого блока 8 через блок 6 памяти и соответствующие моментам времени появления импульсов первого датчика 3 скорости (прохождения меток кодового диска возле первого датчика 3 скорости);

значения

кода и знака напряжения цифрового генератора 7 пилообразного сигнала, поступающие на вторые входы арифметико-логического блока 8 через регистр 5 памяти, и соответствующие моменты Времени появления импульсов второго датчика 2 скорости; код на третьем входе арифметико-логического блока 8, поступающий с второго выхода блока 4 функциональных преобразователей.

S. осуществляется схемой 13 сравнения..В первом сумматоре 14 определяется разN j иЗ; -соответственно

М,., Сравнение знаков S; и

ность N; и N; ,. В блоке 15 инверторов происходит инверсия кода N . . В блоке 16 управляемых инверторов в - зависимости от знака разности N ; - N j- , (определяется состоянием выхода переполнения первого сумматора) осуществляется или не осуществляется да- версия кода .М (см. -(О и (2)).

На выходе второго сумматора 18 образуется код К(д-К,-,+М; или , |,r

Mj. Код на выходе цифрового коммутатора 17 является выходным кодом арифметико-логического блока 8. В зависимости от выходного сигнала схемы 13 сравнения на выход цифрового коммутатора 17 передается выходной сигнал первого сумматора 14 или второго сумматора 18.

Частотный дискриминатор 10 пред- назначен для сравнения текучей частоты сигнала на первом входе (на выходе второго датчика 2 скорости) и заданной частоты сигнала датчика в зо- не, определяемой кодом на втором вхо де (на втором выходе блока 4).

Устройство работает следующим образом.

Грубая стабилизация скорости осуществляется путем сравнения частот сигналов в частотном дискриминаторе 10 и воздействии разностным сигналом на электродвигатель 1 через первый вход усилителя 12 мощности (выходной сигнал усилителя 12 мощности опреде- ляется суммой сигналов на.его входах: Канал грубой стабилизации скорости предназначен для поддержания скорости в диапазоне работоспособности канала точной стабилизации, который работа- ет следующим образом. При вращении двигателя и движении меток кодового диска с датчиков скорости 2 и 3 снимаются сигналы. При появлении импульс ного сигнала на выходе первого датчи- З скорости производится запись состояния цифрового генератора 7 пилообразного сигнала в ячейку блока 6 памяти, а при появлении импульсного сигнала на выходе второго датчика 2 скорости - запись состояния цифрового генератора (пилообразного сигнала) в регистр 5 памяти и одновременное чте- ние из ячейки памяти блока 6 состояния цифрового генератора 7 пилообраз- ного сигнала, соответствующего прохождению данной метки кодового диска через датчик 3. Выходные сигналы регистра 5 памяти, блока 6 памяти и блока 4 функциональных преобразова- телей 4 обрабатываются в ари4 1етико- логическом блоке 8. Уменьшению скорости электродвигателя 1 относительно заданной соответствует положительньй код на выходе арифметико-логического блока 8, которьй далее через цифровой регулятор 9, цифроаналоговый преобразователь i1 и усилитель 12 мощности вызывает увеличение скорости электро-

двигателя 1 и компенсацию возникшего отклонения скорости. Аналогично увеличению скорости электродвигателя 1 относительно заданной соответствует отрицательньш код на выходе арифметико-логического блока 8, который вызывает уменьшение скорости электродвигателя 1. Изменение адреса дорожки на входе блока функциональных преобразователей, происходящее при движении позиционера по радиусу диска, вызывает соответствующее -изменение выходных кодов блока 4, функциональных преобразователей периода пилы цифрового генератора 7 пилообразного сигнала и далее скорости электродвигателя 1.

Формула изобретения

б|лок функциональных преобразователей Ч арифметико-логический блок, а циф- фвой генератор пилообразного сигна- 4а вьтолнен управляемым, причем вход б|лока функциональных преобразователей Соединен с шиной адреса информационной дорожки, первый выход соединен с 1торым входом частотного дискриминатора, а второй выход соединен с вяо- лом цифрового генератора пилообразно- I o сигнала и третьим входом арифмети- ио-логического блока, первый вход iioTOporo соединен с выходом регистра памяти, а вт.орой вход соединен с выг. з1:одом блока памяти, выход арифметико- логического блока соединен с входом цифрового пропорционально-интеграль- юго регулятора.

0

5

чен к первому входу схемы сравнения, младшие разряды - к входу блока инверторов, старший разряд второго входа арифметико-логического блока под- клочен к второму входу схемы сравнения, младшие разряды - к перво; 1у входу первого сумматора, третий вход арифметико-логического блока подключен к информационному входу блока управляемых инверторов, выход схемы сравнения соединен с управляющим входом цифрового коммутатора, информационный выход первого сумматора соеди- . нен с первым информационным входом цифрового коммутатора и первым входом второго сумматора, вырсод переполнения первого сумматора подключен к управляющему входу блока управляемых инверторов, выход блока инверторов соединен с вторым входом первого сумматора, выход блока управляемых инверторов подключен к второму входу вто рого.сумматора, выход второго сумматора соединен с вторым информационньм входом цифрового коммутатора, выход которого является выходом всего арифметико-логического блока.