Цифровой синтезатор частот Советский патент 1989 года по МПК H03L7/18 

(21)4176374/24-09

(22)04.01.87

(46) 30.03.89. Бюл. № 12 (72) И.П.Усачев, Н.М.Корецкий и Б.М.Солодуха

(53)621.373.42(088.8)

(56)Авторское свидетельство СССР

№ 915240, кл. Н 03 L 7/22, 07.07.80,

Авторское свидетельство СССР № 799101, кл. Н 03 В 21/02, 26.11.76.

(54)ЦИФРОВОЙ СИНТЕЗАТОР ЧАСТОТ

(57)Изобретение относится к радиотехнике и м.б. использовано в приемопередающей и радиоизмерительной аппаратуре. Цель изобретения - повышение быстродействия и помехоустойчивости. В устр-во для достижения цели введены делитель частоты с фиксированным коэф. деления 8, счетчик 9, два D-триггера 10 и 11, три элемента .ИЛИ-НЕ 12, 13 и 14. В устр-ве

управляющие сигналы приходят в трех состояниях: когда есть перерегулирование в ту или иную сторону и в зоне синхронизма. Одновременно с работой автопоиска напряжение с выхода фазового детектора 3 быстро изменяется в направлении уменьшения возникшего рассогласования. Высокая точность предварительной настройки способствует тому, что в фазовом детекторе 3 типа Выборка - запоминание импульсы с делителя 2 частоты с переменным коэф.деления приходят на одну и ту же пилу из п пилообразных напряжений, формируемых опорными импульсами. Это приводит к увеличению в п раз крутизны преобразования фазового детектора 3, что улучшает эффективность отработки внешних возмущений, т.е. повьпиает помехоустойчивость системы в режиме синхронизма. 1 ил.

(Л

4ib

Oi СО О1

ел

4;

Изобретение относится к радиотехнике и может быть использовано в приемопередающей и радиоизмерительной аппаратуре.

Целью изобретения является повышение быстродействия и помехоустойчивости.

На чертеже представлена структурная электрическая схема цифрового синтезатора частот.

Цифровой синтезатор частот содержит управляемый генератор 1, дели тель 2 частоты с переменным коэффициентом деления (ДПКД), фазовый де- тектор (ФД) 3, первый фильтр А нижних частот, опорный генератор 5, первый делитель 6 частоты с фиксированным коэффициентом деления (ДФКД), реверсивный счетчик 7, второй ДФКД8, счетчик 9, первый D-триггер 10, второй D-триггер 11, первый элемент ИПИ-НЕ 12, второй элемент ИПИ-НЕ 13, третий элемент ИЛИ-НЕ 14, цифроана- логовый преобразователь (UAJI) 15 и второй фильтр 16 нижних частот.

Цифровой синтезатор частот работает следующим образом.

В режиме синхронизма на второй вход ФД 3 поступают импульсы часто- ты с выхода ДПКД 2, на первьй вход ФД 3 через второй и третий элементы 13, 14 поступают импульсы с выхода второго ДФКД 8, полученные в результате деления опорной часто- ты с выхода опорного генератора 5 до частоты f,, , т.е. частота импульсов на первом входе ФД 3 в п раз больше, чем частота импульсов с выхода ДПКД 2. В результате сравнения двух потоков импульсов на выходе ФД 3 формируется управляющее напряжение которое через первый фильтр 4 поступает на первый управляющий вход управляемого генератора 1. При этом в режиме сйнхропизма на второй управляющий вход управляемого генератора 1 с выхода ПАП 15 через второй фильт 16 поступает.постоянное напряжение такой величины, чтобы эквивалентное управляющее напряжение, равное сумм управляющих напряжений с первого и второго входов управляемого генератора 1, соответствовало заданной выходной частоте.

Напряжение-подставка с выхода Ц/Ш 15 формируется следующим образо

После прихода с выхода ДПКД 2 на вход разрешения установки (V) счет

чика 9 короткого импульса счетчик 9 начинает счет импульсов, поступающих на его тактовый вход с выхода второго ДФКД, до заранее установленного числа , .Когда число входных импульсов равно предварительно установленному числу, на выходе переноса (Р) счетчика 9 появляется отрицательный импульс, который поступает на D-вход второго D-триггера 11, на тактовый вход которого в режиме синхронизма одновременно поступает короткий импульс с ДПКД 2, который разрешает прохождение информации с Ь-входа второго D-триггера И на его инверсный выход, т.е. второй D-триггер 11 работает здесь как оперативное запоминающее устройство. С инверсного выхода второго D-триггера 11 уровень Лог. 1 поступает на вход разрешения счета (Р,) реверсивного счетчика 7, запрещая счет импульсов. К моменту прихода следующего тактового имп.ульса на выходе переноса счетчика 9 опять возникает отрицательный импульс, который поступает на D-вход второго D-триггера 1 I и запрещает счет импульсов в реверсивном счетчике 7.

Одновременно импульс с выхода ДПКД 2 поступает на вход разрешения установки сметчика 9 и разрешает новый период его счета, в котором пов- , торяется все описанное выше. В результате на всех разрядах реверсивного счетчика 7 сохраняется то состояние счета, которое было в момент вхождения в синхронизм, а на выходе ПАП 15 соответствующее напряжение.

В переходном режиме нарушается равенство ,. Если число импульсов с выхода второго ДФКД 8 в интервале между двумя импульсами с ДПКД 2 меньше установленного в счетчике 9 значения, то на выходе переноса счетчика 9 импульс не успевает появиться, так как счетчик 9 еще раньше сбросится в исходное состояние импульсом с ДПКД 2. При этом на выход переноса счетчика 9 сохраняется уровень Лог. 1, который переносится на инверсный выход второго D-триггера 11 и вход разрешения счета реверсивного счетчика 7 в виде уровня Лог. разрешающего счет реверсивного счетчика 7 в нужном направлении.

Если число импульсов с выхода второго ДФКД 8 в интервале между им31Д6

пульсами с ДПКД 2 больше установившегося значения в счетчике 9, то на выход переноса счетчика 9 импульс пройдет раньше, чем появится импульс на тактовом входе второго D-тригге- ра П. Поэтому к приходу тактового импульса уровень Лог. 1 с выхода переноса счетчика 9 переносится на ин- версньй выход второго D-триггера 11 в виде Лог, О, разрешающего счет реверсивного счетчика 7. Направление счета реверсивного счетчика 7 задается уровнем сигнала с выхода старшего разряда счетчика 9 через первый D-триггер 10 на вход реверса реверсивного счетчика 7 в момент прихода импульса на так товый вход первого D-триггера 10. Если число импульсов с выхода второго ДФКД 8 в интервале между двумя импульсами с ДПКД 2 меньше установленного в счетчике числа, на выходе старшего разряда счетчика 9 формируется уровень Лог. О, а если больше - то уровень Лог. 1.

На тактовый вход реверсивного счетчика 7 импульсы поступают с выхода первого ДФКД 6. Его коэффициент деления выбирается исходя из получе- ния максимального быстродействия автопоиска, исходя из динамики системы Одновременно с работой автопоиска в переходном режиме управляющие сигналы с выходов первого и второго Р- триггеров 10, 11 поступают на входы первого 12 и второго 13 элементов ИЛИ-НЕ, переключая их таким образом, что на первом входе первого элемента ИЛИ-НЕ 12 устанавливается уровень Лог. О, который разрешает прохождение сигналов по .его второму входу, а на первом входе второго элемента ИЛИ НЕ 13 устанавливается уровень Лог.1, запрещающий прохождение одюрных сиг- налов на первый вход ФД 3. В результа те на выходе второго элемента ИЛИ-НЕ 13 устанавливается уровень Лог. О, который разрешает прохождение сигналов управления ФД 3 с выхода первого элемента ИЛИ-НЕ 12 через третий элемент ИЛИ-НЕ 14. При этом с инверсно,- го выхода первого D-триггера 10 чере первый и третий элементы ИЛЙ-НЕ 12, U на первьй вход ФД 3 в зависимости от направления изменения рассогласования поступает уровень Лог. 1 или Лог. О, в результате чего управляющее напряжение с выхода ФД 3 быстро

изменяется в направлении уменьшения возникшего рассогласования.

Как только число импульсов с выхода второго ДФКД 8 в интервале между двумя импульсами с ДПКД 2 становится равньп- установленному в сЧет- чике 9 числу, на его выходе переноса формируется отрицательный импульс, который поступает на 1)-вход второго D-триг.гера 1 1 и с приходом тактового импульса на его С-вход проходит на его инверсный выход, запрещая изменение состояния реверсивного счетчика 7 под действием тактовых импульсов на его тактовом входе.

Одновременно Лог. 1 с инверсного вькода второго D-триггера Проступает на первый вход первого элемента ИЛИ-НЕ 12 и запрещает прохождение сигнала с инверсного выхода первого D-триггера 10 на первый вход ФД 3. Лог. О с прямого выхода второго D- триггера 11 разрешает прохождение через второй элемент ИЛИ-НЕ 13 опорных импульсов с выхода второго ДФКД 8 на первый вход ФД 3 и происходит захват в кольце фазовой автоподстройки. Высокая точность предварительной настройки способствует тому, что в ФД 3 типа Выборка - запоминание импульсы с ДПКД 2 приходят на одну и ту же пилу из п пилообразных напряжений, формируемых опорными импульсами. Это приводит к увеличению в п раз крутизны преобразования ФД 3 что улучшает эффективность отработки внешних возмущений, т.е. noBbmiaeT помехоустойчивость системы в режиме синхронизма.

Ф о р м ула изобретения

Цифровой синтезатор частот, содержащий последовательно соединенные фазовый детектор, первый фильтр нижних частот, управляемый генератор и делитель частоты с переменным коэффициентом деления, последовательно соединенные реверсивный счетчик, цифроаналоговый преобразователь и второй фильтр нижних частот, выход которого подключен к второму входу управляемого генератора, последовательно соединенные опорный ген ератор и первый делитель частоты с фиксиро- ваиньм коэффициентом деления, отличающийся тем, что, с целью повышения быстродействия и помехоустойчивости, между выходом опорного генератора и входом управления реверсом реверсивного счетчика введены последовательно соединенные второй делитель частоты с фиксированным коэффициентом деления, счетчик и первый D-триггер, а также введены второй D-триггер, первый элемент ИЛИ - НЕ и последовательно соединенные второй элемент ИЛИ-НЕ и третий элемент ИЛИ-НЕ, второй вход и выход которого подключены соответственно к выходу первого элемента ИЯИ-НЕ и к первому входу фазового детектора, второй вход которого соединен с С-входом первого D-триггера, С входом второго D-триггера, с вхо- дом разрешения счета счетчика и подключен к выходу делителя частоты с

переменным коэффициентом деления, при этом D-вход и прямой выход второго D-трйггера соединены соответственно с выходом переноса счетчика и первым входом второго элемента ИЛИ- НЕ, первый вход первого элемента ИЛИ-НЕ соединен с входом разрешения счета реверсивного счетчика и подключей к инверсному выходу второго D-триггера, второй вход первого элемента ИЛИ-НЕ соединен с инверсным выходом первого D-триггера, второй вход второго элемента ИЛИ-НЕ подключек к выходу второго делителя частоты с фиксированным коэффициентом деления, а выход первого делителя частоты с фиксированным коэффициентом деления соединен с тактовым входом реверсивного счетчика.