Устройство для кодирования информационного сигнала и передачи его в первичную цифровую систему связи Советский патент 1989 года по МПК H04B1/66 H03M13/27 

314836

Изобретение относится к вычислительной технике и технике связи и может быть использовано для передачи, например, сигналов звукового .вещания (3В) в тракте стандартной первичной цифровой системы связи (ПЦСС).

Цель изобретения - повышение помехоустойчивости информационного сигнала.JQ

На фиг. 1 приведена функциональная схема устройства; на фиг. 2 и 3 - примеры выполнения формирователей адреса записи и адреса считывания; на фиг.4 - сигнал 1ЩСС, объединенный с информа- 15 ционным сигналом.

Устройство (фиг.1) содержит блок 1 выделения синхросигнала, коммутатор 2 информационного сигнала, первый и второй делители 3 и 4 частоты, первый - 20 третий регистры 5-7 сдвига, первый

третий элементы И 8-10, элемент НЕ 11 блок 12 оперативной памяти, коммутатор 13 адресных сигналов, формирователи 14 адреса считывания и 15 адреса записи, вход 16 информационного сигнала, вход 17 сигнала ПЦСС, тактовый вход 18.

В основе работы устройства лежит поканалькое объединение источников информации, при котором общий какал связи предоставляется не отдельным цифровым символам, а октетам символов каждого источника. В конкретной реализации отсчеты информационного сигнала, например сигнала 3В, являются десятиразрядными, причем на один цикл работы ПЦСС (на 32 октета) приходится четыре отсчета сигнала 3В, нулевой и шестнадцатый октеты являют- ся служебными. Это определяет следующее выполнение блоков устройства,

Делители 3 и 4 имеют коэффициент деления 8. Регистр 5 сдвига имеет 16 разрядов, регистры 6 и 7 - по шесть. Каждый из регистров 5-7 выполняет функцию выделения каждого шестнадцатого (шестого) импульса, поступающего на его вход. Блок 1 выделения синхроимпульсов служит для привязки работы делителей 3,4 и регистров 5,6 к кулевому и шестнадцатому октетам.

Формирователь 15 адреса записи (фиг.2) содержит двоично-десятичный счетчик 19 и двоичный счетчик 20. Выходы разрядов двоично-десятичного счетчика 19 с нулевого по третий и вы ходы разрядов двоичного счетчика 20 с нулевого по второй образуют выхопы

Q

5

0

30

5

25 0

5

5

21 формирователя 15 с первого по седьмой.

Формирователь 14 адреса считывания (фиг. 3) содержит триггер 22, двоичный счетчик 23, суммирующий счетчик 24, вычитающий счетчик 25, коммутаторы 26, выходы 27 (выходы первого - четвертого коммутаторов 26 и выходы второго, нулевого и первого разрядов двоичного счетчика 23).

Устройство работает следующим образом.

Входной цифровой сигнал НЦСС поступает на вход 17, информационный сигнал (сигнал 3В) - на вход 16. В коммутаторе 2 осуществляется временное объединение цифрового сигнала первичной ЦСС с цифровым сигналом от внешнего источника, например с сигналом 3В. При этом сигнал 3В вводится в сигнал первичной ЦСС октетами без нарушения структуры цикла ПЦСС и с необходимым перемежением символов, осуществляемым в других блоках устройства. Блок 1 выделения синхросигнала осуществляет при обнаружении синхросигнала установку в нулевое состояние делителей 3,4 и регистров 5 и 6. Тем самым обеспечивается цикловая синхронизация устройства.

Тактовые импульсы поступают на вход 18. Сигналом с инверсного выхода регистра 5 поступление тактовых импульсов прерывается, чем обеспечивается блокировка ввода информации в специальные канальные интервалы цикла ПЦСС (в нулевой и в 16-й канальные интервалы, см. фиг. 3). Регистр 6 обеспечивает равномерное размещение вводимой информации в сигнале ПЦСС, т.е. максимальное разнесение по времени октетов вводимого сигнала между собой. Сигнал с выхода регистра 6 управляет работой коммутатора 2. При наличии этого управляющего сигнала коммутатор 2 осуществляет замену цифровых символов сигнала ПЦСС на символы внешнего сигнала, поступающие от блока 12 памяти. На вход олока 12 памяти поступает сигнал от внешнего источника, причем за счет управляющего сигнала от ра 6, подаваемого через элемент НЕ 11, осуществляется блокировка входа блока 12 памяти в интервалы времени, когда выходной сигнал блока 12 памяти вводится в тракт ПЦСС. Считывание сигнала из блока 12 памяти осуществ

ляется тактовыми импульсами с выхода элемента И 8 в интервалы времени, определяемые регистром 6. Запись в блок 12 памяти осуществляется сигналом с выхода регистра 7. Формирователи 14 и 15 адреса считывания и записи поочередно подключаются через коммутатор 13 адресных сигналов к адресным входам блока 12 памяти. Наличие этих формирователей, синхронно и поочередно подключаемых к блоку 12 памяти, обеспечивает необходимое пере- межение символов вводимого сигнала, так как порядок записи символов в блок 12 отличается от порядка их считывания. В рассматриваемом устройстве за счет управления работой формирователей 14 и 15, коммутатора 13 адресных сигналов и блока 12 памяти от регистров 6,7 и делителя 4 реализуется октетный ввод внешнего сигнала с максимальным разнесением во времени цифровых символов соседних отсчетов вводимого сигнала.

Формирователь 15 адреса записи (см. фиг. 2) формирует на адресных выходах упорядоченную двоичную последовательность адресов (0,1,2,...,19). При этом нулевой символ входного сигнала записывается в нулевую ячейку памяти блока 12, первый символ - в первую, второй - во вторую и т.д.

Формирователь 14 адреса считывания (см, фиг. 3) формирует специальную последовательность адресов (0,9, 20,29,40,49,60,69,10,19,30,39 и т.д.) обеспечивая считывание символов в порядке, отличном от порядка записи. При этом обеспечивается максимальное разнесение символов соседних отсчетов вводимого сигнала без нарушения октет ной структуры цикла сшнала ИЦСС.

На фиг. 4 показан ввод десятиразрядных отсчетов сигнала звукового вещания. В двух циклах НЦСС размещается 8 отсчетов сигнала 3В (всего 80 символов). Сигнал 3В размещается октетами по пять октетов в каждом из двух циклов (всего 10 октетов), Вкаждом октете размещены четыре пары символов разных отсчетов, причем либо только четных, либо нечетных.

Пачка ошибок, возникшая в первичном цифровом тракте, не может исказить два соседных отсчета сигнала 3В, если длительность пачки меньше или равна 48 символам. Таким образом, достигается увеличение помехоустой

а

14836486

чивости по отношению пачек ошибок.

0

0

5

Q

0

Формула изобретения

1, Устройство для кодирования информационного сигнала и передачи его в первичную цифровую систему связи, содержащее коммутатор информационного сигнала, первый информационный вход которого объединен с входом блока выделения синхросигнала и является первым информационным входом

5 устройства, выход блока выделения синхросигнала подключен к входам обнуления первых регистра сдвига и делителя частоты, выход которого соединен с информационным входом первого регистра сдвига, инверсный выход которого подключен к первому входу первого элемента И, второй вход которого объединен со счетным входом первого делителя частоты и является тактовым входом устройства, второй элемент И, первый вход которого являетая вторым информационным входом устройства, выход первого элемента И соединен с первым входом третьего элемента И, второй вход которого объединен с управляющим входом коммутатора информационного сигнала, выход которого является выходом устройства, о т- личающееся тем, что, с целью повышения помехоустойчивости информационного сигнала, в него введены блок оперативной памяти, коммутатор адресных сигналов, формирователь адреса записи, формирователь адреса считывания, элемент НЕ, второй и третий регистры сдвига и второй делитель частоты, счетный вход которого объединен с информационным входом третьего регистра сдвига и подключен к выходу первого элемента И, выход второго делителя частоты соединен с информационным входом второго регист- оа сдвига, вход обнуления которого объединен с входом обнуления второго делителя частоты и подключен к выходу блока выделения синхросигнала, прямой выход второго регистра сдвига соединен непосредственно и через элемент НЕ соответственно с управляющи-

g ми входами коммутаторов информационного и адресных сигналов и с вторым входом второго элемента И, выход которого подключен к инЛормационному входу блока оперативной памяти, выход

5

0

5

которого соединен с вторым информационным входом коммутатора информационного сигнала, выход третьего регистра сдвига подключен к тактовому входу блока оперативной памяти и входу формирователя адреса записи, выходы которого соединены с соответствующими первыми информационными входами коммутатора адресных сигналов, выход третьего элемента И подключен к управляющему входу блока оперативной памяти и входу формирователя адреса считывания, выходы которого соединены с соответствующими вторыми информационными входами коммутатора адресных сигналов, выходы которого подключены к соответствующим адресным входам блока оперативной памяти.

2. Устройство по По 1, о т л и - чающ-ееся тем, „то формирователь адреса записи содержит двоичный счетчик и двоично-десятичный счетчик, вход которого является входом форми

0

нен с входом двоичного счетчика, выходы разрядов двоично-десятичного и двоичного счетчиков являются соответствующими выходами формирователя,

3. Устройство по п. 1, отличающееся тем, что формирователь адреса считывания содержит двоичный счетчик, суммирующий и вычитаю- i щий двоично-десятичные счетчики, коммутаторы и триггер, вход которого является входом формирователя, а выход подключен к управляющим входам коммутаторов и входу двоичного счетчика, выход переполнения которого соединен с входами суммирующего и вычитающего двоично-десятичных счетчиков, выходы разрядов которых подключены соответственно к первым и вторым информационным входам соответствующих коммутаторов, выходы которых и выходы разрядов двоичного счетчика являются соответствующими выходами формирова

Изобретение относится к вычислительной технике и технике связи. Его использование для передачи сигналов звукового вещания в тракте стандартной первичной цифровой системы передачи позволяет повысить помехоустойчивость сигнала. Устройство содержит блок 1 выделения синхросигнала, коммутатор 2 информационного сигнала, делитель 3 частоты, регистр 5 сдвига и элементы И 8-10. Благодаря введению делителя 4 частоты, регистров 6, 7 сдвига, элемента НЕ 11, блока 12 оперативной памяти, коммутатора 13 адресных сигналов, формирователя 14 адреса считывания и формирователя 15 адреса записи в устройстве обеспечивается перемежение октетов с максимально разнесенными символами информационного сигнала. 2 з.п. ф-лы, 4 ил.

рователя, а выход переполнения соеди- 21 теля21.1 т ш нч

Фаз. 2

1483648

ШIW 111 Ш П2 27.3 114

1-d октет 7-й октет 13-й октет 20-ий/стет 2б-йоюг вт

1 3 Si

2 4.е,в

8

S3

63

13

.е,в

8

2В

2В