Преобразователь сигналов с импульсно-кодовой модуляцией в сигналы с адаптивной дельта-модуляцией со слоговым компандированием Советский патент 1992 года по МПК H03M7/32 H03M7/34 

Изобретшие относится к технике электросвязи и предназначено, в частности, для сопряжения цифровых импульсно-кодомрдуя(фованных(ИКМ) и дельта-модулированных каналов связи: Последовател1 нь й поток 2048 кБит/с нелинейного ИКМ-кода., HecytU информацию о 32-канальной группе, п{мюбразуется в 32-канальный последовател||НЫй цифровой Поток 1024 кБит/с с адаптивной дельта-модуляцией со слоговым компандированием. Преобразование вида код-код минуя этапы код-аналог и аналог-код, обеспечивает сопряжение цифровых электронных АТС различных типов.

VI

о

О

Цель изобретения - повышение точнося со сти преобразования и расширение динамиеского диапазона амплитуд и частот -ч преобразуемого сигнала за счет адаптации шага квантования к крутизне входного сигнала.

На чертеже представлена структурная электрическая схема цифрового группового преобразователя сигналов с импульсно-кодовой модуляцией в сигналы с адаптивной дельта-модуляцией со слоговым компандированием.

Преобразователь содержит входной регистр 1, первый блок 2 оперативной памяти, первый регистр 3 памяти, первый элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 4, определитель 5 знака, вычитатель 6, второй регистр 7 памяти, компаратор 8 кодов, второй элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 9, кодопреобразователь 10, коммутатор 11 кодов, формирователь 12 выходного сигнала, селектор 13 пачек символов, реверсивный счетчик 14, второй блок 15 оперативной памяти, синхронизатор 16 коммутатор 17 адресов, управляемый делитель частоты 18, третий блок 19 оперативной памяти и выходной регистр 20.

Преобразователь работает следующим образом.

На информационный вход входного регистра 1, являющийся информационным входом преобразователя, поступает последовательный поток 2048 кБит/с нелинейного ИКМ-кода,. несущего, информацию о 32-цифровых каналах. На тактовый вход входного регистра 1, объдиненный с тактовым входом синхронизатора 16, подается импульсная последовательность кГц, из которой в синхронизаторе 16 вырабатывается сетка частот; 1024; 512; 256; 128; 64; 32; 16; 8; 4; 2; 1; 0,5; 0.25; 0,125 кГц.

Для цикловой синхронизации преобразователя на цикловый вход синхронизатора (16) подается импульсная последовательность кГц.

Время задержки сигнала s преобразователе выбирается из компромиссных соображений; с одной стороны-, оно должно быть достаточно большим (соизмеримым со временем адаптации шага квантования в дельта-кодере со слоговым компандированием) для достоверного накопления информации о числе четверок дельта-отсчетов одного знака 8 данном отрезке сигнала; с другой стороны дополнительная задержка сигнала в преобразователе кода не должна существенно увеличивать общую задержку в канале связи. 8 преобразователе выбрана общая задержка Тз 2Т 8 мс, причем в течение отрезка времени Т 4 мс происходит накопление по кахедому из 32-канапов 32 отсчетов ИКМ-кода. За зтот же отрезок времени осуществляется считывание по каждому каналу ранее накопленных 32 четверок дельта-отсчетов в выходном последовательном потоке 1024 кБит/с выходного регистра 20.

С выходов синхронизатора 16 сетки частот по :тупают на информационные входы коммутатора 17 адресов. Управляемый по сигналу запись - считывание с частотой f - 256 кГц, коммутатор 17 адресов обеспечивает подачу на адресные входы первого 2 и третьего 19 блоков оперативной памяти нужной последовательности смены адресов при записи входной (ИКМ) и считывании выходной (ДМ) информации.

Входной регистр 1 преобразует нелинейный последовательный ИКМ-код на его входе в параллельный 8-разрядный нелинейный ИКМ-код отсчета на выходе, поступающий на информационные вхрды первого блока 2 оперативной памяти в течение времени т 3,9 мкс. В первую половину этого времени ,95 мкс в первый блок (2) оперативной памяти записывается информация по адресу данного канала и отсчета в один из 1024 адресов половины емкости памяти, отведенной на запись. В течение второй половины интервала г происходит считывание из другой половины емкости первого блока (2) оперативной памяти информации об отсчете очередного канала, подвергающегося в данное время обработке. При этом запись следует по мере поступления новой информации, а считывается предыдущая информация - сначала подряд 32 ЙКМ-отсчета 1-го канала, затем 2-го и т.д. На считывание по каждому каналу затрачивается АТ 32 т 125 мкс, на все 32 канала - Т 4 мс. К зтому моменту заканчивается запись в первую половину емкости первого блока 2 оперативной памяти очередного нового отрезка сигнала Т 4 мс по всем 32 каналам, и из этой половины начинается считывание, а во вторую половину емкости блока 2 оперативной памяти происходит запись текущей информации.

В режиме считывания из блока 2 оперативной памяти подряд 32 отсчетов данного канала, в первом регистре 3 памяти сохраняется предыдущий 8-разрядный отсчет нелинейного ИКМ-кода. С первых выходов регистра 3 памяти модуль предыдущего отсчета подается на первые 7 адресных входов вычитателя 6. Модуль текущего ИКМ-отсчета с первых выходов первого блока 2 оперативной памяти поступает на вторые 7 адресных входов вычитателя 6. На третий 15-ый адресный вход вычитателя 6 с выхода первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 4 подается информация о том, одинаковые или разные знаки у предыдущего и текущего ИКМ-отсчетов. Если знаки одинаковые, на выходе вычитателя 6 формируется модуль разности модулей двух отсчетов в нелинейном ИКМ-коде. Если знаки отсчетов рззные, на выходе вычитателя 6 возникает 7-ми разрядный нелинейный код суммы модулей двух отсчетов. Последний 8-ой разряд выходного слова вычитателя 6 содержит информацию о том. меньше или больше модуль предыдущего отсчета по отношению к модулю текущего. В сочетании

с информацией о том, одинаковые или разные знаки отсчетов с выхода первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 4 и каков знак текущего отсчета, на выходе определителя 5 знака появляется недостающая информация о знаке разности двух соседних отсчетов ИКМ-кода данного канала. Модуль и знак разности текущего и предыдущего отсчетов д2 в нелинейном 8-разрядном ИКМкоде поступают соответственно на группу первых и второй информационные входы второго 7 регистра памяти, в котором хранятся модуль и знак предыдущей разности 51двух соседних отсчетов (на один и два такта предшествующих текущему отсчету), В компараторе 8 кодов текущая 62 и предыдущая 3i разности сравниваются между собой. На выходе компаратора (8) кодов появляется знак второй разности 5 (62 i), несущий информацию о знаке второй производной сигнала в момент обработки очередного отсчета, предшествующего на два такта текущему. Знак второй производной позволяет оценить характер нарастания (убывания) сигнала - кривизна выпуклостью вверх или вниз.

С помощью кодопреобразователя 10 происходит преобразование модуля разности двух соседних ИКМ-отсчетов в нелинейном коде в четверку дельта-отсчетов. Сзтой целью на первые 7 адресных входов кодопреобразователя 10 подается код , а на вторые 8 адресных входов поступает линейный двоичный код адаптивного шага квантования при дельта-модуляции. Формирование адаптивного кода достигается в реверсивном счетчике 14 с предустановкой, включенном в кольцо обратной связи. В состав кольца входят кодопреобразователь 10. коммутатор 11 кодов, формирователь 12 выходного сигнала, .селектор 13 пачек символов, управляемый делитель частоты 18, реверсивный счетчик 14 и второй блок 15 оперативной памяти.

На выходах кодопреобразователя 10 формируются два четырехразрядных кода, один из которых соответствует положительному знаку на выходе второго элемента ИС1а1ЮЧАЮЩЕЕ ИЛИ 9 - кривизна выпуклостью вь1из; второй код на выходах кодопреобразователя 10 соответствует форме сигнала -: кривизна выпуклостью вверх. В случае линейного сигнала (отсутствие кри-. визны) - оба кода на выходах кодопреобразователя 10 одинаковые. Коммутатор 11 кодов, управляемый сигналом с выхода второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 9, пропускает на свой выход нужный 4-разрядный код четверки дельта-отсчетов. В формирователе 12 выходного сигнала под действием знака предыдущей разности 6i выбирается прямое или инверсное 4-разрядное кодовре слово, поступающее на селектор 13 пачек символов. Последний выдает на своем первом выходе импульс, свидетельствующий о существовании пачки из четырех или более подряд импульсов одного знака в составе дельта-потока, сформированного в кодопреобразователе 10. Этот импульс поступает на суммирующий вход реверсивного счетчика 14, предварительно установленного кодом адаптивного шага квантования, накопленным к концу предыдущего интервала анализа сигнала Т-4 мс. В случае отсутствия четырех импульсов подряд одного знака, на втором выходе селектора (13) пачек символов появляется импульс, свидетельствующий об этом.

В связи с тем, что в реальном дельта-кодере время адаптации шага квантования при нарастании сигнала выбрано значительно меньшим, чем при спаде, в установившемся режиме после адаптации шага к крутизне сигнала плотность потока наличия четверок должна быть существенно ниже плотности потока отсутствия чеН-верок. В реальном дельта-кодере со слоговым компандированием импульс наличия четвёрки символов одного знака увеличивает 8-ми разрядный шаг квантования Н на А 2, тогда как импульс отсутствия четверки снижаНет шаг квантования Н на величину t ц .

Таким образом, даже при максимальном шаге Нмакс 255, 1макс 0,5, П /5|||макс 4 И ПЛОТНОСТЬ потока наличия четверок в п 4 раза ниже плотности потока их отсутствия. При Н Нмакс и к 1макс. П Д /I 4, время спада шага квантования Н определяется его начальной величиной, спад совершается экспоненциально с постоянной времени

512

16 мс, где 1кв 32 кГц. ьспf

1KB

С целью выравнивания плотностей потоков импульсов наличия и отсутствия четверок на суммирующем и вычитающем входах реверсивного счетчика 14 в установившемся режиме после адаптации шага квантования, на втором выходе селектора 13 пачек символов включен управляемый делитель частоты 18с целыл коэффициен. А

1024

, который задатом деления

IН

ется кодом шага квантования Н с выходов реверсивного счетчика 14. Выход переполнения управляемого делителя 18 частоты подключается к вычитающему входу реверсивного счетчика 14, число разрядов которого, как и в реальном адаптивном дельта-кодере выбрано равным .

В момент окончания обработки 32-четверок дельта-отсчетов очередного канала АТ 125 МКС, информация о накопленном адаптивном шаге квантования записывается во второй блок 15 оперативной памяти по адресу данного канала. После этого а момент начала обработки очередного отрезка сигнала Т 4мс по следующему каналу из второго блока (15) оперативной памяти считывается ранее записанный туда 8-рззрядный адаптивный код шага квантования, сформированный по результатам анализа предыдущего отрезка сигнала мс данного канала.

Этот код используется для предустановки реверсивного счетчика 14, чем обеспечивается непрерывность процесса адаптации.

Сформированные в кодопреобразователе 10 четверки дельта-отсчетов через коммутатор 11 кодов и формирователь 12 выходного сигнала записываются в первую половину. емкости третьего блока 19 оперативной памяти по адресам данного канала. Из второй половины емкости третьего блока 19 оперативной памяти в это время происходит считывание информации о четверке дельта-отсчетов того же канала, по которому в данный -юмент в первый блок (2) оперативной памяти совершается запись ИКМ-отсчета, но считывание совершается с задержкой в Тз 2Т В мс. Управление записью - считыванием со второго выхода синхронизатора 16 и смена адресов с выхода коммутатора 17 адресов в первом 2 и третьем 19 блоках оперативной памяти совершаются синхронно.

С выходов третьего блока 19 оперативной памяти.параллельный код четверки дельта-отсчетов переписывается в выходной регистр 20, тактируемый с первого выхода синхронизатора 16 частотой f 1024 кГц, С выхода выходного регистра 20, являющегося выходом преобразователя, сформированный 32-канальный дельтапоток 1024 кБит/с в последовательном коде поступает э канал связи,

Формула изобретения

Преобразователь сигналов -с импульсно-кодовой модуляцией в сигналы с адаптивной дельта-модуляцией со слоговым компандировзнием, содержащий входной регистр, информационный вход которого является информационным входом преобразователя, тактовый вход входного регистра объединен с тактовым входом синхронизатора и является тактовым входом преобразователя, первый регистр памяти, первые информационные входы и первые выходы которого подключены соответственно к первым и вторым входам вычитателя, кодопреобразователь, формирователь выходного сигнала и выходной регистр, вход синхронизации синхронизатора является входом синхронизации преобразователя, первый выход синхронизатора соединен с тактовым входом выходного регистра, отличаю а1мйся тем, что, с целью повышения точности преобразования и расширения динамического диапазона амплитуд и частот преобразуемого сигнала за счет адаптации шага квантования к крутизне входного сигнала, в преобразователь введены первый - третий блоки оперативной памяти, первый и второй элементы ИСКЛЮЧАЮЩЕЕ ИЛИ. определитель знака, второй регистр памяти, компаратор кодов, коммутатор кодов, коммутатор адресов, селектор пачек символов, реверсивный счетчик и управляемый делитель частоты, выходы входного регистра соединены с информационными входами первого блока оперативной памяти, первые выходы которого подключены к соответствующим первым информационным входам первого регистра памяти, второй выход первого блока оперативной памяти соединен с вторым информационным входом первого регистра памяти, первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и первым информационным входом определителя знака, второй выход первого регистра памяти подключен к второму входу первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с вторым информационным входом определителя знака и третьим входом вычитателя, первые выводы которого подключены к первым информационным входам второго регистра памяти и первым входам компаратора кодов, второй выход вычмтателя соединен с управляющим входом определителя знака, выход которого подключен к второму информационному входу второго регистра памяти и второму входу компаратора кодов, первые выходы второго регистра памяти соединены с первыми входами кодопреобразователя и третьими входами компаратора кодов, выход которого подключен к первому входу второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй выход второго регистра памяти соединен с четвертым входом компаратора кодов, управляющим входом формирователя выходного сигнала м вторым входом второго элемет-а ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого подключен к управляющему входу коммутатора кодов, первые и вторые выходы кодопреобразователя соединены с одноименными информационными входами коммутатора кодов, выходы которого подключены к информационным входам формирователя выходного сигнала, которого соединены с информационными входами третьего блока оперативной памяти и входами селектора пачек символов, первый и второй выходы которого подключены соответственно к суммирующему входу реверсивного счетчика и счетному входу управляемого делител; частоты, выход которого соединен с вычитающим входом реверсивного счетчика, выходы которого подключены к информационным входам второго блока оперативной памяти, установочным входам управляемого делителя частоты и вторым входам i кодопреобразова- 7 rJ

теля, второй выход синхронизатора соединен с входами задания режима первого и третьего блоков оперативной памяти, тактовыми входами первого и второго реги5 строе памяти и управляющим входом коммутатора адресов, третьи выходы синхронизатора подключены к информационным входам коммутатора адресов и адресным входам второго блока оператив10, ной памяти, выходы которого соединены с

установочными входами реверсивного

. счетчика, выходы коммутатора адресов

подключены к адресным входам первого и

третьего блоков оперативной памяти, выходы третьего блока оперативной памяти соединены с информационными входами выходного регистра, выход которого явля ется-выходом преобразователя. Знак текущей розницы Знак второй цазтети