Устройство для приема дискретной информации Советский патент 1989 года по МПК H04L25/00 

ffoHOfl aSffarSff rtV (puP.Z

.315

ИзЬбретение относится к технике передачи дискретной информации и может использоваться при построении синхронных и асинхронных систем передачи дискретной информации.

Целью изобретения является повышение помехоустойчивости путем цифровой обработки принимаемого сигнала

На фиг. 1 изображена структурная электрическая схема устройства для передачи дискретной информации; на фиг. 2 - схема устройства для приема дискретной информации; на фиг. 3 - блок быстрого преобразования Уолша-, на фиг. 4 - блока аналого-цифрового преобразования; на фиг. 5 - блок выделения адресного Сигнала-,на фиг.6 - блок формирования точек отсчета; на фиг. 7 - генератор поля Галуа; на фиг. 8 - схема первого коммутатора; на фиг. 9 - формирователь управляю- щьгх сигналов; на фиг. 10 - схема второго коммутатора; на фиг. 11 - решающее устройство; на фиг. 12 - вре менные диаграммы работы устройства; на фиг. 13 - временные диаграммы работЬ блока быстрого преобразования Уолша.

Устройство передачи дискретной информации содержит блок 1 памяти, блок 2 записи, регистры 3, 4 сдвига, блоки 5, 6 сумматоров по модулю два, cyi METOp 7 по модулю два.

Устройство для приема дискретной информации содержит усилитель-ограничитель 8, блок 9 автоматической регулировки усиления (АРУ), блок 10 выделения адресного сигнала, блок 11 аналого-цифрового преобразования (АЦП)., блок 12 формирования точек отсчета, опорньи1 генератор 13, генератор 14 поля Галуа, перемножитель 15, блок 16 быстрого преобразования Уолша.

Блок 16 быстрого преобразования Уолша содержит счетчик 17, блок 18 элемер1тов ИЛИ, первый коммутатор 19, оперативные запоминающие устройства (ОЗУ) 20 и 21, формирователь 22 управляющих сигналов, сумматор 23, второй коммутатор 24, решающее устройство 25.

Блок 11 ЛЦП г.оцерзкит АЦП 26, блок 27 сравнения, блок 28 разделения, сумматоры 29, 30, регистры 31-34 памяти, блок 35 сравнения.

Блок 10 выделения адресного сигнала содержит регистр 36 сдвига, сумматоры 37 и 38 по модулю два.

Блок 12 формирования точек отсчета содержит блок 39 тактовой синхронизации, рециркулятор 40, ключ 41, регистр 42 сдвига, генератор 43 копии, перемножитель 44, счетчик 45

импульсов, блок 46 синхронизации по слову, сумматор 47 по модулю два, дешифратор 48, усредняющий элемент 49, управляющий элемент 50, блок 51 фазирования, управляемый делитель 52, генератор 53 сетки частот.

Генератор 14 поля Галуа содержит триггер 54, сумматор 55 по модулю два, регистр 56 сдвига.

Первый коммутатор I9 содержит D- триггер 57. ячейки 58 коммутации.

Формирователь 22 управляющ1{х сигналов содержит синхронизируемый генератор 59, делитель 60 частоты, дешифратор 61, дешифратор 62 итераций.

Второй коммутатор 24 содержит элемент НЕ 63, элементы И 64, 65, регистры 66., 67 памяти, ячейку 68 коммутации, блок 69 инверсии.

Решающее устройство 25 содержит регистр 70 памяти, ключи 71 и 72, регистр 73 памяти, блок 74 сравнения, о

Устройство для приема дискретной информации работает следующим образом.

На передающей стороне (фиг. 1) сообщение в виде последовательности символов записывается в блок 1 памя- . Затем через блок 2 записи вводиться в первый регистр 3 сдвига с логической обратной связью через блок 5 сумматоров по модулю два, где преобразуется в информационную последовательность сигналов. Информационная последовательность суммируется по модулю два с адресной в .сумматоре 7. Соответствие фаз адресной последовательности относительно информационной устанавливается путем занесения начального кода во второй регистр 4 сдвига с обратной связью через блок 6 в момент записи слова в первый регистр 3 сдвига.

На приемной стороне (фиг. 2) из суммарной последовательности, прошедшей усилитель-ограничитель 8, с помощью блока 10 (фиг. 5) выделяется адресная, которая одновременно служит для синхронизации приемного устройства по словам. По адресным

сигналам и 6:ioKe 12 формирования точек отсчета обеспечивается формирование импульсов разметки по словам, синхронным по отношению к одноименным импульсам разметки передающего устройства. При этом производится выделение импульса синхронизации дешифратором 48 (фиг. 6), который через блок 51 осуществляет грубое фазирование по слову путем установления управляемого делителя 52 в соответствующее состояние )|

Для этого выборка адресного сигнала с выхода блока 10 через ключ 41 г аписывается в первый разряд регистра 42 циркулятора. Затем вход регистра 42 закрывается и в течение F тактов (F - длительность адресного сигнала) . следующих с частотой F х f.

г

(где f - тактовая частота входного сигнала), осуществляется рециркуляция выборки. Поскольку длина регистра 42 равна F - 1 разрядов, то в момент занесения следующей выборки в первый разряд предыдущая оказывается во втором разряде. Когда регистр 42 полностью заполнится выборками адресного сигнала, первая выборка последний раз поступает на перемножитель 44 и исчезает, а в первый разряд заносится новая выборка.

Сигнал копии формируется на выходе генератора 43. продвижение в котором осуществляется теми же тактовыми импульсами, что и в регистре 42, рециркулятора 40, Поэтому входно сигнал сжимается во времени в F раз, а выборки скользят относительно сигнала копии. За период адресного сигнала происходит совпадение фаз копии и выборок адресного сигнала. Корреляционный интеграл вычисляется с помощью перемножителя 44, счетчика 45 импульсов и дещифратора 48.

Импульсы синхронизации с выхода дещифратора 48 поступают на вход блока 51 фазирования и обеспечивают режим установления синхронизма. Сигнал с вькода перемножителя 44 поступает также на вход сумматора 47 блока 46 синхронизации по слову, где суммируется с сигналом, формируемым на выходе управляемого делителя 52. Сигнал с выхода сумматора 47 является информацией для точного фазирования и поддержания синхронизма в блоке 46. В этом случае используется вся информация, заложенная в адресном сигна

10

20

ле. Формирование дискриминационной характеристики осуществляется путем суммирования по модулю два сигналов с вькода перемножителя 44 и управляемого делителя 52.

Всякое рассогласование сигнала с выхода перемножителя 44 относительно синфазного состояния дает преобладание того или иного знака. Этот факт используется для обеспечения слежения за фазой адресного сигнала. Если опорный сигнал отстает (опережает) от центра импульса, определяемого 15 последним битом адресного сигнала, то осуществляется изменение частоты на выходе элемента 50 путем добавления (исключения) импульсов в исходную последовательность. Усредняющий элемент 49 служит для исключения влияния на точность синхронизации всех тактовых интервалов адресного сигнала, кроме последнего. Синхронизация по тактам осуществляется блоком 39 25 тактовой синхронизации по сигнала с выхода усилителя-ограничителя 8.

Сигналы с выхода блока 12 служат для продвижения опорного генератора 12 и генератора 14 поля Галуа. При этом обеспечивается установка генераторов 13, 14 в начальное состояние (сигналами с выхода делителя 52) и продвижение информации в регистрах генераторов 13, 14. Импульсы тактовой синхронизации задают также интервал, интегрирования в блоке 11 АЦП.

Обработка сигнала осуществляется путем аналого-цифрового преобразования. Входной сигнал (фиг. 12а) через блок 9 АРУ поступает на вход АЦП 26 блока 11 (фиг. 4), где преобразуется в цифровой вид (фиг. 125). Для определения полярности сигнала служит блок 27 сравнения. Код с выхода 45 АЦП 26 сравнивается с пороговым числом, соответствующим среднему значению динамического диапазона блока 9 АРУ. В случае превьшения кодом порогового числа на выходе блока 27 сравнения формируется единичный потенциал. В противном случае потенциал на выходе блока 27 - нулевой. Последовательности кодов отсчетов с выходов блока 28 разделения (фиг. 12б,г) gg обрабатываются интегратором, выполненным по двухполярной схеме. Интегрирование осуществляется путем суммирования отсчетов с учетом их знака, причем интервалом интегрирования яв30

35

40

50

ляется период тактовых пмпульсоп с выхода блока 12. Положительные огсче ты в виде кодов поступают на вход сумматора 29, где в первый момент суммируются с нулевым кодом. Полученная сумма через регистр 31 записи и регистр 33 подается на второй вход сумматора 29 и складывается (фиг.12а со значением последующего отсчета и т.д. Таким образом производится суммирование положительных отсчетов с накоплением. Операция суммирования с накоплением отрицательных отсчетов (фиг. 12е) ос пцествляется во втором плече иптегратора (элементы 30, 32, 34). Результаты суммирования положительных и отрицательных отсчетов сравниваются в элемеггге 35. В результате формируется восстановленны нормированный сигнал информационной последовательности (фиг. 12).

Последовательность с выхода блока 11 умножается в перемножителе 15 на адрес ую последовательность, синфагз- но формируемую опорным генератором 13 (фиг. 2). В результате из объединенной выделяется информационная последовательность символов, которая поступает на вход блока 16 быстрого преобразования Уолша. В зависимости от фазового сдвига каждого слона ин- формационноГ последовательности на выходе блока 16 формируются коз Ьфи- циенты преобразования, несущие информацию о передаваемом сообщении.

Процесс выделения сообщения заключается в приведении М-последова- тельности к функции Уолша и затем применении преобразования Уолша.При- вег;ение обрабатываемой последовательности к функции Уолша обеспечивается перестановками символов М-после- довательности в соответствии с адресами, задаваемыми генератором 14 поля Галуа, и добавлением нулевоГ компонент, с адресом 000.

Преобразование Уолша заключается в определении номера функции олша из упорядоченной матрицы Адамара. Номер функции однозначно определяет пнформациошше содержание передаваемого сообщения, закодированного в М-последовательности.

Последовательность i-ro слова поступает t(a вход коммутатора 19 (фиг.З блока 16 быстрого преобразования Уолша. Обр;1ботка слова по алгоритму быстрого преобразования сопровожда0

5

0

5

0

5

0

5

0

5

ется формированием управляющих сиг- на.чов в блоке 22, Пмпульсы тактовой частоты Г с выхода блока 12 (Ьормиро- вания точек отсчета устанавливают в исходное состояние генератор 59 (фиг. 9), чем обеспечивается привязка выходноС) последовательности (с частотой следования 8 Г) к фазе синхронизирующих сигналов (f ), С помощью дел 1теля 60, дешифратора 61 и дешифратора 62 итераций формируются управляющие сигналы (фиг. ), пеобходпмые для работы блока 16 быстрого преобразования Уолша.

Под возде и: T jueNi синхронизированных (по слову и такту) сигналов (фиг. 136) с в г-:ода формирователя 22 через триггер 57 (4)иг . 8) осущос П я- ется (с помощью 14(.ер; )8 коммутацигО подключение вьгког,:; олоь л 1 AFIII к информационноку 1)ЗУ 20 и посимвольная saiiuci. ((mi . ГЗЬ) слог2а в соответствии с цресст, задаваемым (синхронным) еиерач ором 14 попя Галуа. При поступлении i+1 слова запись осуществляв ся в ОЗУ 21. В это :.ке время осущест1;(ляется обработка i-ro слова. 1апример, при длрггельпос- ти кодового слова 511 элементарных символов осущест} ляется девять ите- обработки. На первой итерации из ( ЗУ 20 считывается символ (фиг.13д

) ., записанный в ячейку с адресом 000. Адрес задается счетчиком 17.Это (5 по сигналу записи с выхода элемента 64 И (фиг. 10) поступает в регистр 66 памяти коммутатора 24. Затем считывается содержимое ячейки с адресом 256. Этот адрес формируется спедую1Щ-1м образом. Счетчик 17 формирует число 000, которое сум.1ирует- ся в блоке 18 с числом 256 (с выхода блока 22), представленным в двоичном коде. Далее по сигпалу записи через элемент 65 И обеспечивается аналогичная операция перевода содержимого ячейки ОЗУ 20 с адресом 256 в регистр 67.

При этом сигнал разрешения записи в регистр 67 инвертируется в элементе НЕ 63. В сумматоре 23 осуш.ест- вляется операция суммирования чисел, находящихся в регистрах 66 и 67. При этом блок 69 инверсии пропускает число с выхода регистра 67 на вход сумматора 23 без изменения. Это обес-- печивается подачей нулевого кода с

выхода ле1Ш фратора (S2 итерацш на вход блока 69,

Cyr-iMa чисел заносится в ячейку 000 ОЗУ 20, затем над числами регистров 66, 67 производится операция вычитания. Вычитаемое число X: с выхода регистра 67 инвертируется в блоке 69 по модулю 1. Эта операция представдяется в виде 1 X: (j - адрес числа) и реализуется в блоке 69 с помощью сумматора, элемента ИЛИ и блока элементов ИСКЛЮЧАКХЦЕЕ ИЛИ, Число 1 в инверсном коде поступает на сумматор блока 69 с выхода дешифратора 62 итераций, а число X; с выхода регистра 67. Разность чисел

записанных в регистры 66, 67 с помощью ячейки 68 коммутации, заносится в ОЗУ 20 по адресу 256,

На следующем такте обработки (фиг. 13а) на выходе счетчика 17 Формируется адрес 001. Далее повторяются описанные операции и т.д. При появлении числа 511 (в двоичном коде) на выходе блока 18 производится установка счетчика 17 в это состояние. Установка осуществляется по сигналу дешифратора 62 итераций (фиг. 13 к).

Алгоритм обработки на первой итерации записывается в следующем виде:

Изобретение относится к технике передачи дискретной информации. Цель изобретения - повышение помехоустойчивости. Устройство для приема дискретной информации содержит усилитель-ограничитель 8, блок 9 автоматической регулировки усиления (АРУ), блок 10 выделения адресного сигнала, блок АЦП 11, БЛОК 12 ФОРМИРОВАНИЯ, ТОЧЕК ОТСЧЕТА, ОПОРНЫЙ ГЕНЕРАТОР 13, ГЕНЕРАТОР 14 ПОЛЯ ГАЛУА, ПЕРЕМНОЖИТЕЛЬ 15 И БЛОК 16 БЫСТРОГО ПРЕОБРАЗОВАНИЯ (ББП) УОЛША. ЦЕЛЬ ДОСТИГАЕТСЯ ПУТЕМ ОБЕСПЕЧЕНИЯ ЦИФРОВОЙ ОБРАБОТКИ ПРИНИМАЕМОГО СИГНАЛА С ПОМОЩЬЮ КАНАЛА ОБРАБОТКИ, СОСТОЯЩЕГО ИЗ БЛОКА АРУ 9, блока АЦП 11, перемножителя 15 и ББП 16. 1 з.п.ф-лы, 13 ил.

000 256 000

оо( оо(

000 256 256

001

- X

251

где X - - результат обработки.

На второй итерации производятся аналогичные действия над символами iXj, записанными в ОЗУ 20. При этом дешифратор 62 итераций блока 22 задает режим управления второй итера- ции, т.е. к адресам, формируемым

117 455 f2-f

41

255

«55

где X - результат операций на второй

итерации.

На К-й итерацШ алгоритм управления определяется следующим образом: адреса счетчика 17 суммируются в блоке 18 с числом Лц 256/2 , установка счетчика 17 производится чеОдновременно с обработкой на девятой итерации решающее устройство 25 декодирует информацрпо (по методу максимального правдоподобия), т.е. находит максимальный )ициент

J5S 5П 7SS

V Y -I Y 255 511

Установка счетчика 18 Конец итерации

счетчиком 17 прибавляется число 128. Символы Xj инвертируются в блоке 69 по модулю два (операция 2-Х;), а установка счетчика 17 производится в два раза чаще.

Процесс обработки на второй итерации записывается в виде:

«6 ser

.- X

594

: Х5„--Х

в

tet

Установка счетчика 1В Конец итерации

рез В 512/2 тактов обработки инверсия вычитаемого числа в блоке 69 осуществляется по модулю 2 и обеспечивается операцией - Х. На последней, девятой, итерации

результаты БПУ (Yj ) определяются сл ё- дующим образом

511

X

5м

SIO

5М

Установка

счетчика

18

Конец

итерации

55 преобразования Y: и его адрес, определяющий принятый информационный символ. Коэффициенты преобразования Yj последовательно поступают на вход блока 74 сравнения (фиг.11)

11

и на вход рет пстра 70. В это же время в регистр 73 записывается соответствующий адрес j . Запись YJ и адреса j (фиг. 13k) в регистры 70, 73 производится в том случае, если Y. Y :.| , по сигналам с выхода ключей 71, 72. Разрешение записи определяется блоком 74 сравнения.

Таким образом, в конце обработки в регистре 70 содержится Y; в регистре 73 соответствующий адрес определяющий принятый информационный символ.

По окончании обработки i.-ro слова с помощью коммутатора 19 ОЗУ 20 подключается к выхбдам блока 11 и производится запись i+2 слова, а i+1 слово, записанное в ОЗУ 21, обрабатывается по указанному алгоритму .

Формула и 3 о б р е т е } и я

го преобразования, к входу опорного генератора и к второму входу блока быстрого преобразования Уолща, выход блока аналого-цифрового преобразования соединен с вторым входом блока автоматической регулировки усиления, а выход генератора поля Галуа подключен к третьему входу блока быстрого

1Q преобразования Уолша, выход которого является выходом устройства.

|5 последовательно соединенные счетчик, блок элементов ИЛИ и первый коммутатор, последовательно соединенные формирователь управляю1цих сигналов, сумматор и второй коммутатор, а так20 же первое и второе оперативные запоминающие устройства и решающее устройство, выход которого является выходом блока быстрого преобразования Уолша, первый вход форми ювателя

25 управляющих сигналов и второй и третий входы первого коммутатора являются соответственно вторым, третьим и первым входами блока быстрого преобразования Уолша, первый и второй

3Q выходы первого коммутатора соединены с входами первого и второго оперативных запоминающих устройств, входы- выходр) первого коммутатора подключены к входам-выходам первого и второго оперативных запоминающих устройств и второго коммутатора и к первому входу решающего устройства, выход блока элементов ИЛИ соединен с первым входом счетчика, с вторым входом

35

0

решающего устройства и с вторым входом формирователя управляющих сигналов, второй выход которого подключен к третьему входу решающего устройства, третий выход - к второму входу второго коммутатора, четвертый ход - к ёторому входу счетчика и пятый выход - к второму входу, блока элементов ИЛИ, третий выход первого коммутатора соединен с третьим входом формирователя управляющих сигналов , а второй выход второго коммутатора подключен к второму входу сумматора.

0

Фиг.З

Физ.5

Физ.7

ОтГСЧ

ОяГС

и

61

SI

Фаз. 10

IS 18

Фиу.И

4