Преобразователь сигналов с адаптивной дельта-модуляцией со слоговым компандированием в сигналы с нелинейной импульсно-кодовой модуляцией Советский патент 1992 года по МПК H03M7/34 H03M7/36 

Изобретение относится к вычислительной технике и технике электросвязи и предназначено, в частности, для сопряжения цифровых дельта-модулированных (ДМ) и импульсно-кодомодулированных (ИКМ) каналов связи. Последовательный поток 1024 кБит/сек с адаптивной дельта-модуляцией со слоговым компанированием, несущий информацию о 32-х канальной группе, преобразуется в последовательный 32-х канальный поток 2048 кБит/сек нелинейного 8-ми разрядного ИКМ-кода Преобразование вида код - код, минуя этапы код - аналог и аналог и аналог - код, обеспечивает сопряжение цифровых электронных АТС различных типов

Известен преобразователь дельта-мо- дулированного сигнала в импульсно-кодо- модулированный сигнал, содержащий

делитель частоты, анализатор полярности, элемент НЕ, дез счетчика, элемент сравнения, реверсивный счетчик, регистр сдвига, первый и второй элементы И, элемент ИЛЫ-НЕ, блок триггеров задержки и мультиплексор Недостатком этого преобразователя является узкий динамический диапазон и малое отношение сигнал/шум из-за отсутствия адаптации шага квантования к уровню сигнала во входном дельта-потоке, и использования линейной ИКМ в выходном потоке

Наиболее близким техническим решением является преобразователь дельта-мо- дулированногосигналав

импульсно-кодовомодулированный сигнал, содержащий селектор пачек импульсов, управляемый делитель частоты, формирователь коэффициентов деления, реверсивный

VI Оч

к

счетчик, синхронизатор, кодопреобразователь и выходной регистр

Недостатками этого преобразователи являются невысокая точность преобразования, осуществляемого к тому же только над одним сигналом.

Целью изобретения является повышение точности преобразования и расширение области применения за счет обеспечения преобразования многоканального сигнала с дельта-модуляцией.

Функциональная схема преобразователя приведена на чертеже.

Преобразователь содержит первый блок 1 оперативной памяти, селектор 2 пачек символов, первый реверсивный счетчик 3, второй блок 4 оперативной памяти, управляемый делитель 5 частоты, формирователь 6 коэффициентов деления, синхронизатор 7. коммутатор 8 адресов, второй реверсивный счетчик 9, третий блок 10 оперативной памяти, кодопреобразователь 11, четвертый блок 12 оперативной памяти и выходной регистр 13. Ча чертеже обозначены также информационный вход 14, вход 15 цикловой синхронизации и тактовый 16

вход,

Преобразователь сигналов с адаптивной дельта-модуляцией со слоговым ком- пандированием в cniналы с нелинейной импульсно-кодовой модуляцией работает следующим образом.

На информационным вход 14 первого блока 1 оперативной памяти поступает последовательный поток 1024 кБит-сек адаптивной дельта-модуляцией со глоговым командированием, Hecyi. информацию о 32-х 1(а::-чльной группе.

Это: сигнал преобразуется непосредственно в 32-х кдна( ьныи поток 20/18 кБит/сек нелинейного 1КМ-кодэ Характер адаптации шага краитования время установления л величина шага в установившемся режиме должны приближаться к реальным, имеющимся в дельта-кодере, Закон нелинейного кодирования l/IKIvi-огсчетов и число разрядов слова также должны соответствовать реальному ИКМ-кодеру.

Время задержки сигнала в преобразователе выбирается из компромиссных соображений: с одной стороны, оно должно быть по возможности большим (соизмеримым со временем адаптации шага квантования в дельта-кодере со слоговым компандирова- нием) для достоверного накопления информации о числе четверок дельта-отсчетое одного знака в данном отрезке сигнала; с другой стороны, дополнительная задержка сигнала в преобразователе кода не должна существенно увеличивать общую задержку

в канале связи. В предложенном преобразователе общая задержка составляетТз 2Т 8 мсек. причем в течение времени Т - 4 мсек происходит накопление по каждому из

32 каналов 128 дельта-отсчетов, следующих с частотой квантования fKB 32 кГц. За этот же отрезок времени осуществляется считывание по каждому каналу ранее накопленных 32 отсчетов нелинейного 8-ми

разрядного ИКМ-кода, следующих с частотой квантования fue 8 кГц в выходном последовательном потоке 2048 кБит/сек выходного регистра 13

В синхронизаторе 7 путем последова5 гельного деления частоты fT 2048 кГц, поданной на тактовый вход 16, вырабатывается сетка частот: 1024; 512; 256: 128; 64; 32; 16; 8; 4; 2; 1; 0,5: 0,25:0,125 кГц. Нижняя частота сетки частот fH 0,125

0 кГц определяет цикл обработки запись/считывание отрезка сигнала Т 4 мсек. Цикловая синхронизация, обеспечивающая распределение информации по каждому из 32 каналов связи, осуществляется путем

5 подачи на вход 15 цикловой синхронизации последовательности fu - 8 кГц для сброса в нуль соответствующих счетчиков в составе синхронизатора 7. С его выходов сетки частот поступают на информационные входы

0 коммутатора 8 адресов. Управляемый по сигналу запись-считывание с частотой fH 0,125 кГц, коммутатор 8 адресов обеспечивает подачу на адресные входы первого блока 1 и четвертого блока 12 оперативной

5 памяти нужной последовательности смены адресов при записи и считывании входной и выходкой информации.

Входная информация в составе последовательною дельта-потока 1024 кБит/сек

0 сформирована в виде четверок дельта-отсчетов по каждому из 32 каналов Продолжительность каждой четверки

мксек за время цикла

уц 125 мксек по всем 32 каналам

ц

проходит по одной четверке дельта-отсчетов. Каждая четверка дельта-отсчетов должна быть преобразована в ИКМ-потоке в

0 один отсчет нелинейного 8-ми разрядного ИКМ-кода длительностью г 3,9 мксек по одному каналу, что соответствует удвоенной скорости передачи по каждому 1/1КМ каналу 64 кБис/сек по сравнению с 32 кБит/сек по

5 ДМ-каналу.

Выходной регистр 13 преобразует параллельный 8-ми разрядный код ИКМ-отсче- тов в последовательный поток 64 х 32 кБит/сек.

В преобразователе предусмотрена од- ноканзльная обработка многоканального сигнала. С этой целью запись входной информации в первый блок 1 оперативной памяти осуществляется по мере ее поступления по адресам соответствующих каналов и отсчетов (четверок) дельта-потока. Считывание же отрезка ранее накопленной информации Т - 4 мсек, со держа идет о по 32 четверки дельта-отсчетов каждого канала, происходит в другой последовательности: сначала из второй половины емкости первого блока 1 оперативной памяти, отведенной на данном отрезке Т - 4 мсек на считывание, извлекаются подряд 128 дельта/отсчетов по первому каналу, затем 128 дельта-отсчетов по второму каналу, и тд вплоть до 32-го канала На считывание информации по каждому каналу затрачивается интервал ЛТ - 125 мксек, на псе 32 канала - Т - Л мсек. К этому моменту заканчивается запись новой информации в первую половину емкости первого блока 1 оперативной памяти, и из нее начинается считывание, а во вторую половину емкости происходит запись текущей информации по мрре ее поступления.

К режиме считызтния дельта-поток с выхода первою блока I оперативной памяти поступает на вход селектора 2 пачек символ о ь . выделяющего в составе дельта-потока пачки из четырех или более импульсов подряд одного знака По аналогии с реальным адаптивным дельта-кодером со слоговым компэндированием, адаптивный шаг квантования в преобразователе кода прямо пропорционален плотности потока четверок символов одного знака на втором выходе селектора 2 пачек символов. Импульс наличия четверки поступает на суммирующий вход первого реверсивного счетчика 3, увеличивая его показания, пропорционально крутизне исходного сигнала Импульс, свидетельствующий об отсутствии четверки дельта-отсчетов одного знака, появляющийся нэ первом выходе селектора пачек символов, должен уменьшать показания первого реверсивного счетчика 3, код которого пропорционален шагу квантования исходного дельта-потока Однако непосредственная подачэ импульса отсутствия четверки с первого выхода селектора 2 пачек символов на вычитающий вход первого реверсивного счетчика 3 недопустима из-за неравноценности весов наличия и отсутствия четверок дельта-символов одного знака при формировании шага квантования в реальном адаптивном дельта-кодере со слоговым командированием

В реальном дельта-кодере импульс наличия четверки увеличивает 8-ми разрядный шаг квантования Н на величину Л 2. тогда как импульс отсутствия четверки снижает

шаг квантования Н на величину I нто Таким образом, даже при максимальном

ШЭге Нмакс 255. 1Макс 0,5, Пмин }

I макс

Ю 4 и плотность потока наличия четверок в п - 4 раза ниже плотности потока их отсутствия в установившемся режиме, после завершения адаптации шага квантования. При

Н Нмзкс и I мякс, п у 4 и время

адаптации шага квантования при нарастании сигнала получается значительно меньшим, чем при спаде, а вес Л наличия четверки отсчетов одного знака в п раз боль0 ше веса I ее отсутствия. Для выравнивания этих весов или плотностей потоков им- пупьсов наличия и отсутствия четверок на суммирующем и вычитающем входах первого 3 реверсивного счетчика в устэновившем5 сч режиме после адаптации шага квантования, на первом выходе селектора 2 пачек символов включен управляемый делите..ь 5 частоты. Его коэффициент деления задается кодом шага квантования Н с выхо0 дев первого 3 реверсивного счетчика с помощью Формирователя 6 коэффициента

Д 1024 D деления по закону п г -п- Выход

переполнения управляемого делителя час5 тоты 5 подключен к вычитающему входу первого реверсивного счетчика 3 В момент окончания обработки 128 дельта-отсчетов данного канала ЛТ 125 мксек информация о накопленном адаптивном шаге в 8-ми

0 разрядном двоичном коде переписывается с выходов первого реверсивного счетчика 3 в ячейки второго блока 4 оперативной памяти по адресу данного канала После этого, в момент начала обработки очередного отрез5 ка сигнала в 128 дельта-отсчетов по следующему каналу, из второго блока 4 оперативной памяти считывается ранее записанный гуда 8-ми разрядный код шага квантования сформированный по результа0 там анализа предыдущего отрезка сигнала Т 4 мсек данного канала

Этот код используется для предустановки первого реверсивного счетчика 3, чем обеспечивается непрерывность процесса

5 адаптации шага квантования

Одновременно с формированием адаптивного шага квантования обработка отрезка Г А мсек сигнала из 128 дельта-отсчетов по очередному каналу включает г, себя интегрирование дельта-потока с помощью

второго реверсивного счетчика 9. На его объединенный суммирующий/вычитающий вход поступает дельта-поток с выхода первого блока 1 оперативной памяти, на тактовый вход - основная частота группового потока fi 1024 кГц. Поступление положительного дельта-импульса 1 увеличивает показания второго реверсивного счетчика 9 на одну единицу, поступление отрицательного дельта-импульса 0 уменьшает двоичный код счетчика 9 на единицу. По входам установки второй реверсивный счетчик 9 устанавливается в начале интервала обработки очередного канала в го состояние, в котором он находился в конце обработки предшествующего отрезка сигнала по данному каналу. С этой целью предшествующий код второго реверсивного счетчика 9 в конце каждого интервала обработки по каждому каналу переписывается в третий блок 10 оперативной памяти в ячейки соответствующего канала. Аналогично и синхронно тому, как осуществляется запись/считывание адаптивного кода шага квантования во втором блоке 4 оперативной памяти, предустановка второго реверсивного счетчика 9 также обеспечивает непрерывность процесса обработки сигнала, разбитого на отрезки Т 4 мсек. Выходной код второго реверсивного счетчика 9, выполняющего функцию интегрирования дельта-потока, содержит информацию о числе шагов квантования, содержащемся в очередном ИКМ-отсчете, а также о знаке отсчета. 8 сочетании с информацией о величине шага квантования к данному моменту времени, удается в кодопреобразователе 11 восстановить значение очередного отсчета данного канала. Кодопреобразователь 11 осуществляет операцию перемножения двух линейных двоичных кодов на его адресных входах: 8-ми разрядного кода шага квантования и пятиразрядного кода модуля числа шагов а отсчете. На выходах кодопреобразователя 11 формируется семиразрядный нелинейный ИКМ-код модуля отсчета, причем старшие 3 разряда кода несут информацию о номере сегмента, а 4 младших разряда указывают на положение модуля отсчета внутри сегмента. В сочетании с информацией о знаке ИКМ-отсчетз с шестого разряда выходов второго реверсивного счетчика 9, восьмиразрядный нелинейный ИМК-код отсчета с выходов кодопреобразователя 11 по сигналу с третьего выхода синхронизатора 7 в конце интервала г 3,9 мксек записывается в первую половину емкости четвертого блока 12 оперативной памяти. Из второй половины емкости четвертого блока 12 оперативной памяти в это время происходит считывание восьмиразрядного нелинейного кода ИКМ-отсчета того же канала, по которому в данный момент в первый блок 1 оперативной памяти совершается запись четверки дельтэ-отсчетов, но считывание совершается с задержкой Т3 2Т 8 мсек. Управление записью-считыванием с третьего выхода синхронизатора 7 и смена адресов с выходов коммутатора 8 адресов в блоках 1 и 12

0 оперативной памяти совершаются синхронно. С выходов четвертого блока 12 оператив- нойпамятипараллельный

восьмиразрядный код ИКМ-отсчета переписывается в выходной регистр 13. тактируе5 мый входной частотой fT 2048 кГц тактовой синхронизации. С выхода выходного регистра 13 сформированный 32-х канальный ИКМ-поток 2048 кБит/сек в последовательном коде поступает в канал связи.

0Таким образом преобразователь сигналов с адаптивной дельта-модуляцией со слоговым командированием в сигналы с нелинейной импульсно-кодовой модуляцией обеспечивает расширение динамиче5 ского диапазона амплитуд и частот преобразуемого сигнала благодаря адаптации шагаквянтовэния е преобразователе по законам близким к реальным в адаптивном дельта-кодере со слоговым компандирова0 нием: расширение области применения за счет обеспечения преобразования многоканального сигнала.

Формула изобретения Преобразователь сигналов с заданной

5 дельта-модуляцией со слоговым компанди- рованием в сигналы с нелинейной импульсно-кодовой модуляцией, содержащий селектор пачек символов, первый выход которого соединен с информационным вхо0 дом управляемого делителя частоты, первый реверсивный счетчик, выходы которого подключены к входам формирователя коэффициентов деления, выходы которого соединены с управляющими входами управ5 ляемого делителя частоты, синхронизатор, кодопреобразователь и выходной регистр, аыхсд которого является выходом преобразователя, отличающийся тем, что, с целью повышения точности преобразова0 ния и расширения области применения за счет обеспечения преобразования многоканального сигнала с дельта-модуляцией, в преобразователь введены второй реверсивный счетчик, блоки оперативной памяти и

5 коммутатор адресов, первый вход синхронизации является входом цикловой синхронизации преобразователя, второй вход синхронизатора обьединен с тактовым входом выходного регистра и является тактовым входом преобразователя,

информационный вход первого блока оперативной памяти является информационным входом преобразователя, выход первого блока оперативной памяти соединен с информационным входом второго реверсивного счетчика и входом селектора пачек символов, второй выход которого и выход управляемого делителя частоты подключены соответственно к суммирующему и вычитающему входам первого реверсивно го счетчика, информационные входы второго блока оперативной памяти соответственно объединены с первыми входами кодопреобразователя и подключены к выходам первого реверсивного счетчика, первый выход синхронизатора соединен с входами режима работы второго и третьего блоков оперативной памяти, выходы которых подключены к установочным входам соответственно первого и второго реверсивных счетчиков, второй выход синхронизатора соединен с тактовыми входами

-

реверсивных счетчиков, третий выход синхронизатора подключен к управляющему входу коммутатора адресов и входам режима работы первого и четвертого блоков опе- ративной памяти, четвертые выходы синхронизатора соединены с адресными входами второго и третьего блоков оперативной памяти и информационными входами коммутатора адресов, выходы которого 10 подключены к адресным входам первого и четвертого блоков оперативной памяти, первые выходы второго реверсивного счетчика соединены с информационными входами третьего блока оперативной памяти и 15 вторыми входами кодопреобразователя, выходы которого и второй выход второго реверсивного счетчика подключены соответственно к первым и второму информационным входам четвертого блока оперэ- 20 тивной памяти, выходы которого соединены с информационными входами выходного регистра.

Изобретение относится к вычислительной технике и технике электросвязи. Его использование для сопряжения дельта-мо- дулированных (ДМ) и импульсно-кодомоду- лированных (ИКМ) каналов связи позволяет повысить точность преобразования и расширить дельта-модуляцией Преобразователь содержит селектор пачек символов, реверсивный счетчик, управляемый делитель частоты, формирователь коэффициентовделения,синхронизатор, кодопреобразователь и выходной регистр. Благодаря введению блоков оперативной памяти, коммутатора адресов и реверсивного счетчика шаг квантования преобразуемого сигнала адаптируется к крутизне сигнала с ИКМ, а закон нарастания и спада шага квантования близки к реальным в ДМ-коде- ре. Кроме того, обеспечивается преобразование многоканальных сигналов 1 ил. сл

J и-rj

-онH-f-

-Зм .