Устройство для управления обменом информации процессора с внешними устройствами Советский патент 1989 года по МПК G06F13/12 

Изобретение относится к вычислительной технике и может быть исполь- зовано в вычислительных системах для

управления обменом большого количества внешних устройств в режиме прямого доступа к памяти (ПДП).

.1508223

Цель изобретения - сокращение аппаратурных затрат устройства при подключении группы внешних устройств и расширение функциональных возможное- тей за счет обеспечения останова сеанса -передачи при обнаружении в передаваемом от внешнего устройства массиве заданных управлякщих кодов.

На фиг.1 представлена блок-схема tO устройства; на фиг,2-6 - функциональные схемы блока дешифрации адресов и команд, блоки захвата канала,. блока синхронизации, многоканального блока управления прямым доступом и блока 15 буферных регистров адреса и признаков; на фиг.7 и 8 - временные диаграммы работы .устройства в режимах Ввод и Вьшод.

Устройство (фиг.1) содержит блок 20

1дешифрации адресов и команд, блок

2буферных регистров адреса и признаков, блок 3 канальных усилителей, включающий узлы 4 и 5 шинных формирователей, узел 6 канальных приемников и узел 7 канальных передатчиков, блок

8синхронизации, многоканальный блок

9управления прямым доступом, блок

10памяти управляющих кодов, блок 11 захвата канала, генератор 12 импуль- 30 сов, блоки 13 и 14 абонентских передатчиков и блок 15 абонентских приемников, а также шины 16 адресно-информационной магистрали процессора, группу входов 17 запроса прямого доступа, 35 группу выходов I8 разрешения прямого доступа, группы выходов 19 и 20 причины останова прямого доступа, выходы 21 и 22 задания направления обмена, внутренние шины 23 и 24 данных- и адре 40 са и линии 25-52 внутренних связей менаду блоками устройства.

Блок 1 дешифрации адресов и команд (фиг.2) предназначен для дешифрации адресов регистров блоков 2 и 9 и 45 команд обр ащения и содержит дешифратор 53 адреса и дешифратор 54 команд, которые могут быть выполнены, например, на базе постоянной памяти, регистры 55 и 56, элементы И 57-60, 50 элементы 61-65, элемент ИЛИ 66, элементы НЕ 67 и 68 и элемент 69 задержки. На фиг.2 показан также канальный приемник 7 О узла 6,

Блок 11 захвата канала (фиг.З) 55 служит для захвата шин 16 на период , ; выполнения одного цикла прямого дос-1 тупа и содержит триггеры 71 и 72, . узел приоритета, состоящий из элементов И-НЕ 73 группы, элемента И-НЕ 74 и элементов ИЛИ 75 группы, элемент ИЛИ-НЕ 76, элементы И 77-79, формирователь 80 импульса, состоящий из элемента 81 усиления, токоограни- чительного резистора 82 и нaкoпитeJ iь ного конденсатора 83. На фиг.З показаны также канальные передатчики 84- 86 узла 7 н канальный приемник 87.

Блок 8 синхронизации (фиг.4) предназначен для синхронизации работы блоков устройства и формирования синхронизирующих сигналов внешним устройствам и процессору и состоит из постоянной памяти 88, регистра 89, элементов И-НЕ 90 и 91, элемента И 92, элемента ИЛИ 93, элемента И 94, элемента НЕ 95 и узла 96 согласующих резисторов.

Многоканальный блок 9 управления прямым доступом (фиг.5) предназначен для управления внешним устройст вом, хранения и формирования сигналов режима и состояния внешних устройств, вьщаваемых в шины 16, и содержит элементы ИЛИ 97-99, группу узлов 100 и 101 управления прямым доступом, реализованных например, на БИС типа КР 580 ВТ 57, и элемент НЕ 102. Число обслуживаемых внешних устройств зависит от количества узло 100 и 101. При реализации на БИС тип КР 580 ВТ 57 каждый узел 100 (101) имеет четыре канала.

I

Блок буферных регистров адреса

и признаков (фиг.6) служит для буфер рования адреса ячейки памяти подключенного к шинам 16 канала и особых признаков и содержит регистр 103 младшего байта, регистр 104 старшего байта, регистр 105 расширения и линии 106 старших разрядов. При подключении абонентов, работающих словами или байтами данных при отсутствии в адаптерах связи коммутации байтов на шинах 16 между шинами старшего и младшего байтов, регистры 103 и 104 могут быть выполнены в виде восьмиразрядных регистров и служат для хранения адреса ячейки памяти в течение одного цикла прямого доступа. Младшие семь разрядов регистров 103 и 104 подключаются к старшим разрядам шин 23 и 25.1 соответственно, так что нулевой разряд шины 23 не управ- ляется регистром 103, а восьмой разряд шины 25.1 - регистром 104. Вось51508223

мые разряды регистров 103 и 104 под- лами синхронизации СНА, Ввод (Выключаются соответственно к восьмому ОД ) проходящими с шин 16 череа разряду шины 25.1 и шестнадцатому узел 5 по линиям 30.2, 30.3 (30.1), :разряду шины , и разрешающим сигналом ВУ (линия 27),

поступающим через узел 6. Если код ад- Регистр 105 предназначен для хра- реса на шинах 23 и 25 пргшадлежит нения разрядов расширения адреса, к области адресов регистров каналов если шины 16 имеют более шестнадцати блока 9, то блок 1 транслирует на разрядов адреса, а также.признаков, JQ шины 24 четыре млйдших разряда кода управляющих процессом обмена. Напри- адреса для выбора заданного регистра мер, в регистр 105 процессор может заданного канала, а также сигналы записать признак байтовой операции в линиях .35-37, осуществляющие син- (вькод 34), признак вывода или ввода хронизацию операции записи (линия 36). байтов в старшие разряды ячеек памяти is информации с ,шин 23 или чтения (ли- и т.п.ния 37) из регистра канала для выбЕсли адаптеры связи абонентов мо- ранного сигнала на одной из линий гут коммутировать байты данных между 35 узла 100 или 101. При обращении разрядами старшего и младшего байтов процессора к регистру 105 блок вьща- шин 16, все выходы регистров 103-105 20 ет сигнал в линию 26, по которому при помощи распаечного поля (не пока- данные с шин 23 заносятся в регистр зано) могут быть соединены с шинами 105. При обращениях процессора к 213, 23.1 и 25.2.любому регистру устройства блок 1

Устройство в своем составе имеет выдает по линии 31.4 через узел 5 также шинные формирователи 107-109 25 сигнал СИП (Синхронизация пассивнр- узла 4 и элемент И 110.го устройства).

Блок 10 памяти управляющих кодов . После загрузки регистров узлов предназначен для дешифрации управляю- ЮО (101) и регистра 105 устройство щих (служебных) кодов, содержащихся готово к работе и ож1вдает прихода сиг- в сообщении абонента, передаваемом в ЗО запроса прямого доступа (ЗПД) режиме прямого доступа в ОЗУ. По по линиям 17 от абонен тов. адресам этих кодов блок 10 содержит Сигнал в каждой линии 17, поступая соответствующие признаки, идентифици- от соответствующего абонента через .рующие каждый из заданных кодов. Эти блок 15 на блок 9, возбуждает соответ- признаки вьщаются абоненту по линиям , ствующий кангш блока 9, который тран- 20 и могут быть использованы абонен- слирует сигнал запроса по соответст- том, например, для формирования век- вующей линии 38 в блок 11. Если тора прерьшания. Показанные на черте- , одновременно по линиям 17 в один из жах связи блока 10 соответствуют тому узлов 100 (101) поступает несколько случаю когда служебные коды имеют дд запросов, то конфликт между ними раз- байтовый формат, вследствие чего дос- решается встроенной в узел 100 (101) таточно контролировать только шины 23. схемой приоритета-, режим работы кото- .Устройство работает следующим РОЙ (дисциплина обслуживания) задает- образом.ся процессором. Решение конфликта при

На этапе подготовки устройства к j запросе прямого доступа от нескольких работе процессор осуществляет загруз- узлов 100 и 101 возложено на узел ку рабочих параметров в управляющие приоритета блока 11, образованный регистры подканалов узлов ГОО (101) элементами И-НЕ 73, 74 и ИЛИ 75. С блока 9, загрузку начальных адресов выхода этого узла по линии 32.1 фор- памяти ОЗУ, загрузку счетчиков длины 50 мируётся сигнал запроса прямого досту- массива передаваемых или принимаемых па (ТПЛ), проходящий на шины 16 че- данных. Операции по занесению указан- рез передатчик 85 узла 7. Процессор, ных параметров осуществляются по приняв сигнал ТПД, вьщает сигнал раз- управляющим сигналам блока 1 , который решения (ППД1), который через прием- анализирует состояние сигналов на ши- ,55 ник 87 узла 6 по линии 29 устанавлива- нах 23 и 25 в адресном цикле работы ет триггеры 71 и 72, снимая сигнал через 4, открытий для чтения шин 16 ТПД в линии 16.1 и формируя сигнал сигналом на линии 42. Код адреса на подтверждения выбора (ПВ) в линии .шинах 23 и 25 сопровождается сигна- 32.2. Последним сигналом, проходящим

71508223

через передатчик 84, процессор уведомляется о том, что устройство захватило cиc I;e fflый канал.(шины 16) и готово к выполнению операций прямого досту- ;- па к памяти. Кроме этого, блок П по линиям 41 запускает блок 8, устанавливая его в исходное состояние, и вьща- ет по линии 39 сигнал, уведомляющий выбранный канал блока 9 о начале его Ю работы в режиме прямого доступа.

С этого момента начинаются синхронные операции по управлению передачей данных на шинах 16 под управлением

8

дит чтение заданной ячейки и выставляет на шины 16 данные, после чего формирует на шинах 16 сигнал СИП, разрешающий чтение этих данных абоненту.

Блок 8 выдает сигнал записи в линию 44, который транслируется через блок 14 по линии 21 абонентам и по сигналу СИП, прошедшему на его вход по линии 30.4, снимает в линии 31.3 сигнал Ввод. Далее блок 8 снимает сигнал ЗП с линии 44. ОЗУ фиксирует пропадание сигнал Ввод и снимает

Изобретение относится к вычислительной технике и может быть использовано в вычислительных системах для управления обменом большого количества внешних устройств в режиме прямого доступа к памяти. Целью изобретения является сокращение аппаратурных затрат при подключении группы внешних устройств и расширение функциональных возможностей за счет обеспечения останова сеанса передачи при обнаружении в передаваемом от внешнего устройства массиве заданных управляющих кодов. Цель достигается тем, что в устройство, содержащее блок канальных усилителей, блок дешифрации адресов и команд, блок захвата каналов и блок синхронизации, введены многоканальный блок управления прямым доступом, два блока абонентских передатчиков, блок абонентских приемников, генератор импульсов, блок буферных регистров и блок памяти управляющих кодов. Каждый канал многоканального блока управления прямым доступом программируется процессором, который определяет режим работы (ввод, вывод), начальный адрес ОЗУ, длину массива, тип приоритетного обслуживания канала т.д. На каждом цикле прямого доступа устройства для каждого канала организуют выдачу адреса ячейки ОЗУ в адресной части цикла и выдачу сигнала "ввод" или "вывод", направляющего информацию от ОЗУ к внешнему устройству или наоборот. В режиме "вывод" каждое слово от внешнего устройства анализируется в блоке памяти управляющих кодов и в случае его принадлежности ко множеству управляющих (служебных) кодов формируется код, который может использоваться внешним устройством или/и выдаваться процессору как вектор прерывания. 8 ил.

блоков 8 и 9, тактируемых генератором 15 сигнал СИП и данные с шин 16. В ответ

12 но линии 46.

В зависимости от заданного режима каждый канал блока 9 (узлов 100 и 101) может работать в режимах (чтение данных ОЗУ для а 6онента) или Вывод (запись данных от абонента в ОЗУ).

При вьшолнении .операции Ввод узел 100 (101) по сигналу на линии 39 вьздает на шины 23 значения разрядов адреса, к которому производится обращение. Сигнал в линии 43 записывает значение этих разрядов с шин 23 в регистр 103 блока 2, стробирует блок 8, разрешая последнему через

20

25

на снятие сигнала СИП блок 8 вырабатывает в линии 40 сигнал сброса операции, по которому блок 11 переходит в исходное состояние, сбрасьшая геры 71 и 72 и устанавливая в исходное состояние блок 8 сбросом сигналов в линиях 32.2 и 41..2. Блок 9 снимает сигналы в линиях 37 и 49.

Таким образом, операция Ввод завершается, а все блоки устройства воз вращаются в исходное состояние.

При выполнении операции Вьшод, при которой осупдествляется запись п данных в ОЗУ, захват канала осущестэлементы И 94 и ИЛИ 93 переключить по 30 вляется точно так же, как и при oneрации Ввод (фиг.8).

линии 42 шинные формирователи узла 4 на передачу данныхиз регистров блока 2 на шины 16. Сигнал в линии 51 открьюает выходы регистров 103рации Ввод (фиг.8).

По сигналу в линии 39 выбранного канала блок 9 вьщает сигнал разрешения в линию 49 и далее через блок 13

105 блока 2. Блок 9 вьщает на шины 23 з5 линию 18 абонента. Блок 8 организует, как при операции Ввод, адресную фазу цикла и вьщает по линии 45 абоненту разрешение вьщачи его данных на шины 16. Далее блок 8 устанавливает в линии 31.1-сигнал, проходящий через узел 5 на шины 16 и инициирующий режим записи данных.ОЗУ. Вьтол- нив запись даннь1х абонента по адресу, заданному на адресной фазе цикла, дс ОЗУ формирует на шинах 16 сигнал СИП, поступающий через узел 5 по линии 30,4 в блок 8. Поэтому сигналу блоки 8, П и 9 завершают операцию Вьшод, аналогично тому, как эта фаза выполняется в цикле Ввод,

значение разрядов 1-8 младших разрядов адреса и формирует сигнал в линии 52, которым эти разряды заносятся в регистр 104. Одновременно с этим полный код адреса и сигнал в линии 34 Байт (если он установлен ранее в регистре 105 процессором) через узел 4 проходят на шины 16.

На следующем шаге блок 9 вьщает на линию 49 выбранного канала и далее через блок 13 в линию 18 сигнал разрешения прямого доступа, уведомляя абонента о том, что осуществляется адресная фаза цикла и адрес ячейки ОЗУ, к которой производится обращение, выставлен на шины 16. Вьщачей сигнала на линию 37 блок 9 определяет режим чтения ОЗУ. По этому сигналу блок; 8 снимает сигнал с линии 42, бло40

ет, как при операции Ввод, адресную фазу цикла и вьщает по линии 45 абоненту разрешение вьщачи его данных на шины 16. Далее блок 8 устанавливает в линии 31.1-сигнал, проходящий через узел 5 на шины 16 и инициирующий режим записи данных.ОЗУ. Вьтол- нив запись даннь1х абонента по адресу, заданному на адресной фазе цикла, дс ОЗУ формирует на шинах 16 сигнал СИП, поступающий через узел 5 по линии 30,4 в блок 8. Поэтому сигналу блоки 8, П и 9 завершают операцию Вьшод, аналогично тому, как эта фаза выполняется в цикле Ввод,

При выполнении операций Ввод и . Вьшод заданное процессором для данного канала число циклов (или что то же самое объем передаваемого массива)

50

кируя выдачу адреса на шины 16, вьща- контролируется счетчиком длины массиет сигнал Ввод по линии 31,3, проходящий через узел 5 на шину 16 и определяющий операцию Чтение ОЗУ. Получив сигнал , ОЗУ произвова канапа, который по достижению этого числа вьщает в линию 48 сигнал Конец счета. Этот сигнал через передатчик узла 14 поступает по линии 19

0

5

на снятие сигнала СИП блок 8 вырабатывает в линии 40 сигнал сброса операции, по которому блок 11 переходит в исходное состояние, сбрасьшая геры 71 и 72 и устанавливая в исходное состояние блок 8 сбросом сигналов в линиях 32.2 и 41..2. Блок 9 снимает « сигналы в линиях 37 и 49.

Таким образом, операция Ввод завершается, а все блоки устройства возвращаются в исходное состояние.

При выполнении операции Вьшод, : при которой осупдествляется запись п данных в ОЗУ, захват канала осуществляется точно так же, как и при oneрации Ввод (фиг.8).

По сигналу в линии 39 выбранного канала блок 9 вьщает сигнал разрешения в линию 49 и далее через блок 13

линию 18 абонента. Блок 8 организу

ет, как при операции Ввод, адресную фазу цикла и вьщает по линии 45 абоненту разрешение вьщачи его данных на шины 16. Далее блок 8 устанавливает в линии 31.1-сигнал, проходящий через узел 5 на шины 16 и инициирующий режим записи данных.ОЗУ. Вьтол- нив запись даннь1х абонента по адресу, заданному на адресной фазе цикла, ОЗУ формирует на шинах 16 сигнал СИП, поступающий через узел 5 по линии 30,4 в блок 8. Поэтому сигналу блоки 8, П и 9 завершают операцию Вьшод, аналогично тому, как эта фаза выполняется в цикле Ввод,

При выполнении операций Ввод и . Вьшод заданное процессором для данного канала число циклов (или что то же самое объем передаваемого массива)

ва канапа, который по достижению этого числа вьщает в линию 48 сигнал Конец счета. Этот сигнал через передатчик узла 14 поступает по линии 19

5150

и уведомляет абонента о завершении передачи.

При вьпюлнении операции Вывод данные от абонента, вьщаваемые на шины 16, поступают через узел 4 и шины 23 на вход блока 10, стробируемый сигналом на линии 45. Если на вход блока 10 поступает один из заданных управляющих кодов, то при чтении ука- занной кодом ячейки на линиях 47 появляется код признаков, соответствующий управляющему коду на шинах 16. С линии 47 код признаков поступает через блок 14 в линии 20 абоненту.

Когда различия управляющих кодов не требуется, блок 10 может быть выполнен на базе дешифратора.

-

Формула изобретения

Устройство для управления обменом . информации процессора с внешними устройствами, содержащее блок канальных усилителей, первая и вторая группы входов-выходов, первая группа входов и первая группа выходов которого являются соответствующими группами входов выходов , входов и выходов устройства для подключения к адресно-информадион ным шинам процессора, блок дешифрации адресов и команд, первая, вторая и третья группы информационных входов и разрешающий вход которого подключены соответственно к третьей и четвер- той группам входов-выходов, второй группе выходов и первому выходу блока канальньпс усилителей, блок захвата канала, группа синхронизирующих входов , первая группа выходов и вход разрешения которого соединены соответственно с второй группой выходов, второй группой входов и вторым выходом блока канальных усилителей, блок синхронизации, группа выходов, синхро низирующий и установочный входы и первый выход которого соединены соответственно с третьей группой входов и второй группой выходов блока канальных усилителей, выходом и установоч- ным входом блока захвата канала, отличающееся тем, что, с целью сокращения аппаратурных затрат и расширения функциональных возможностей устройства за счет обеспече- ния останова передачи по заданным кодам, в него введены блок буферных регистров адреса и признаков, многоканальный блок управления прямым дос10

тупом, генератор импульсов, блок па- мяти управляющих кодов, два блока абонентских передатчиков и блок абонентских приемников, причем группы выходов первого и второго блоков абонентских передатчиков являются соответствующими группами выходов устройства для подключения к входам разрешения прямого доступа соответствующих внепших устройств и группам управляющих входов внешних устройств, группа входов блока абонентских приемников является группой входов устройства для подключения к выходам запроса прямого доступа соответствующих внешних устройства, группа входов первого блока абонентских передатчиков и группа выходов блока абонентских приемников соединены соответственно с группой выходов разрешения прямого доступа и группой входов запроса прямого доступа многоканального блока управления прямым доступом, тактовый вход которого соединен с выходом генератора импульсов и тактовым входом блока синхронизации, вторым выходом подключенного к синхронизирующему входу блока памяти управляющих кодов, выход сигнала конца счета многоканального блока управления прямым-доступом второй и третий выходы блока синхронизации и группа выходов блока памяти управляющих кодов соединены с группой входов второго блока абонентских передатчиков, группа адресных входов блока памяти управляющих кодов соединена с третьей группой входов-выходов блока канальных усилителей, группой входов-выходов блока буферных регистров адреса и признаков и группой информационных входов- вьЕходов многоканального блока управления прямым доступом, группа адресных входов-выходов которого подключена к первой группе выходов блока дешифрации адресов и команд и группе информационных входов блока буферных: регистров адреса и признаков, группа выходов и выход которого соединены с четвертой группой входов-выходов блока канальных усилителей, а группа входов разрешения записи и чтения - с первым выходом блока дешифрации адресов и команд и группой стробирующнх выходов многоканального блока управления прямым доступом, группа синх- ронизирукяцих входов-выходов и вход сброса которого подключены соответственно Kb второй группе выходов блокасинхронизации соединены соответствендешифрации адресов и команд и третье-но с второй группой выходов блока дему выходу блока канальных усилителей,шифрации адресов и команд, группой

а группа выходов запроса и группа стробируюдих выходов многоканального

входов разрешения прямого доступа -блока управления прямым доступом и

соответственно к группе входов запро-входом -блока канальных усилителей,

са и второй группе выходов блока зах-второй выход блока дешифрации адресов

вата канала, вход режима, вход стро-и команд соединен с третьей группой

ба захвата и четвертьш выход блока ювходов блока канальных усилителей.

16

23

Ф5-Ф7

00-04

fi

J4

Q.

ч ф

Д D1 БО С

;л f

65

6

Ж

F

J5./

Jff

|/C8J/H

гЛп

7Л/

30

25

27

ЖЗ 20,2 Jff.f

L

Л

I

ы

/у у

СЗ

t

f

а

I .g

RU

57

55

2

да

25 Фиг. 2

J/.4

38

зв

Шиг.З

Фог.

Фиг. 5

Фиг. 8