Устройство для сопряжения процессора с многоблочной памятью Советский патент 1988 года по МПК G06F13/16 G06F12/00 

Изобретение относится к вычисли- :Тельной технике и может быть Kcnojib- ;3оваио для увеличения объема оператив- ной памяти при построении вычислитель ных систем на базе мини- и микроЭВМ

Цель изобретения - расширение функ :циональных возкожностей за счет обеспечения возможности работы с сегмен- :Тами памяти произвольного объема и произвольного кк размещения в преде- рах адресного пространства процессора ; На чертеже представлена блок-схе- а устройства,

I Устройство 1 содержит дешифратор 2 Ьегмента, дешифратор 3 адреса, первый А и второй 5 регистры номера массива, |регистр 6 маскиэ регистр 7 номера сег- йента, группы 8 и 9 элементов Ир ком татор 10 шин даннык и младших раз- )ядов шины адреса узел 11 канальных Приемников, узлы 12-19 канальных при мниксв и передатчиков связи с процес |;ором, канал 20 процессорд, блок 21 тамяти, линию 22 сигнала Запись ЗП), линию 23 сигнала чтение (ЧТ) тц линию 24 сигнала Синхронизация ад- (сил) р группы управляющих входов 25 и соответствуювдае им линии 6-28 группы выходов сигналов обраще- ;(1ия к блоку 21 памяти, входы первого регистра 4 номера массива соединены вькодами узла 13 -канальных приемни- ов, а выходы - со старшими разряда- lyfflt шины 29 адреса блока 21 памяти и t информационными входами узла 12 кабальных передатчиков, входы второго регистра 5 номера массива соединены U выходами узла 14 канальных приемников, а выходы - с информа1хионными ходами узла 15 канальных передатчиков и с прямыми входами 30 первой -руппы 8 элементов И, выходы которых Соединены с шиной 31 адреса блока 21 памяти, входы регистра 6 маски соединены с выходаьш узла 16 канальных приемников, а выходы - с информационными входами узла 17 канальных передатчиков, инверсными входами 32 первой группы 8 элементов И, первыми «ходами 33 второй группы 9 элементов И и входами 34 дешифратора 2 сегмента, входы регистра 7 номера сегмента соединены с выходами узла 18 канальных приемников, а выходы - с информационными входами узла 19 канальньгх передатчиков и с входами 35 депифра- тора 2 сегмента, входы 36 которого соединены с шиной 37 адреса процессо

5

0

5

0

5

0

5

0

5

ра, информационными входами дешифратора 3 адреса и вторыми входами 38 второй группы 9 элементов И, выходы которых соединены.с входами 39 коммутатора 10, выходы 40 которого соединены с младшими разрядами шины 41 адреса блока 21 памяти, информационные входы узлов 13, 14, 16 и 18 канальных приемников и выходы узлов 12, 15, 17 и 19 канапьньк передатчиков соединены с двунаправленной шиной 42 данных процессора и с первыми входами-выходами коммутатора 10, вторые входы- выходы которого соединены с двунаправленной шиной 43 данных блока 21 памяти, линии 22-24 соединены с управляющими входами дешифратора 3 адреса, линия 24 СИЛ соединена с управ- ляюпщм входом 44 дешифратора 2 сегмента, выход 45 которого соединен с информационным 46 и разрешающим 47 входами коммутатора 10, информацион- ньй выход 48 которого соединен с разрешающим входом узла 11 канальных приемников, выходы 49-56 дешифратора 3 адреса соединены соответственно с разрешаюш ими входами узлов 12-19 канальньгх приемников и передатчиков о

Устройство работает следующим образом.

Формат второго регистра 5 номера массива, регистра 6 маски и регистра 7 номера сегмента совпадает с форматом адресного слова процессора, т.е. количество разрядов этих регистров равно количеству адресных щин процессора. Максимальная емкость каждого блока 21 памяти может быть не более 2 V слов, где N1 и N2 - количество разрядов соответственно первого 4 и второго 5 регистров номера массива. Регистр 6 маски предназначен для задания объема сегмента памяти. Формат регистра 6 маски совпадает с форматом адресного слова процессора, что позволяет изменять объем сегмента памяти от 1 до 2 слов. Местоположение сегмента в адресном пространстве процессора определяется содержимым регистра 7 номера сегмента. Сегмент памяти, таким образом, занимает часть адресного пространства процессора, через которую процессор имеет доступ к равному по объему массиву блока 21 памяти, номер которого определяется значением первого 4 и второго 5 регистров номера массива. Процессор соединен с блoкa iи 21 памяти через специальные устройства 1 сопряжения, функ1щей которых является коммутация канала 20 процессора с блоками 21 памяти в момент обращения процессора к памяти и преобразованием адреса, поступающего из процессора.

Таким образом, устройство 1 заменяет старшие разряды адреса памяти, выдаваемого процессором, на содержи- мое первого 4 и второго 5 регистров номера массива, значение которых устанавливается процессором программно В определенные моменты времени содержимое регистров 4-7 в устрой- стве 1 может быть различным и процессор получает доступ к любому набору массивов блоков 21 памяти, но по од- ному массиву из каждого блока 21, причем объемы массивов, их номера и местоположение соответствующих им сегментов могут быть произвольными и изменяться программно в процессе разрешения задачи. Кроме многоблоч- ной памяти процессор может иметь па- мять с обычной организацией, но в таком случае регистр 7 номера сегмента и регистр 6 маски должны настраиваться таким образом, чтобы использоваЕсли на деимфратор 3 поступил сигнал ЧТ, то с выхода 49 единичный сигнал поступает на резрешающий вход узла 12, разрешая прохождение информации, записанной на регистре 4, на шину 42 данных процессора. В режиме Запись процессор после сигнала СИА устанавливает необходимое значение старших разрядов номера массива на шину 42 и вырабатьшает сигнал ЗП, по которому дешифратор 3 вьщает с выхода 50 единичный сигнал на разрешающий вход узла 13, и информатдая с шины 42 данных процессора записывается в регистр 4о Чтение и запись в регистры 5-7 осуществляется аналогнчньр образом. После установки номеров массивов памяти на регистрах 4 и 5, объеме сегментов на регистрах 6 и номеров сегментов на регистрах 7 всех устройств 1 процессор может обратиться к любой ячейке установленных массивов блоков 21 памяти. Следует отметить, что при зтом процессор не ощущает разницы между работой с многоблочной памятью и памятью с обычной организацией, так как задержка на устройстве 1 определяется задержкой.на дешифрато

Изобретение относится к вычис- лител-ьной технике и может быть использовано для увеличения объема оперативной памяти при построении вь1числит«ль- ных систем на базе мини- и микроЭВМ,- Цель изобретения - расширение функциональных возможностей за счет организации работы с сегментами памяти про- извольного объема и произвольного расположения в пределах адресного пространства процессора. В устройство, содержащее первый регистр 4 номера массива, дешифратор 3 адреса, дешифратор 2 сегмента, узлы 11-13 канальных приемников и передатчиков связи с процессором и блоком памяти, коммутатор 10 шин данных и младших разрядов адрет са, введены регистр 7 номера сегмента, задающий местоположение сегмента в адресном пространстве процессора, второй регистр 5 номера массива, позволяющий увеличить колш1ество адресных разрядов блока памяти, регистр 6 маски, задающий объем сегмента, две группы элементов И 8 и 9, которые маски- а руют соответственно мпадшие и старшие разряды шины адреса процессора, узлы 14-19, канальных приемников-и передатчиков связи с процессором. Объем сегмента может изменяться от одного слова до всего адресного пространства процессора. 1 ил. ) (Л 4i СО ьо ел 00 00

лись адреса, не задействованные обыч- JQ ре 2, коммутаторе 10 и на узле 11,

ной памятью. В момент включения устройства 1 первый 4 и второй 5 регистры номера массива,- регистр 6 маски и регист р 7 номера сегмента устанавливаются в нулевое состояние и процескоторая является незначительной и не нарушает канального цикла обраще ния процессора к памятио

Обращение процессора к ячейке бл ка 1 памяти происходит следукяцим об

сор через нулевую ячейку памяти имеет 5 . Процессор подает на шины 37

доступ к нулевой ячейке каждого блока

21 памяти.

I

Перед началом обмена процессора с многоблочной памятью процессору необходимо во всех устройствах 1 установить на первом 4 и втором 5 регистрах номера массива номера требуемых массивов блоков 21, на регистрах 6 маски необходимые объемы сегментов и на регистрах 7 номера сегментов памяти. Для этого процессор выставляет адрес первого 4 регистра номера массива на шину адреса. Адрес по шинам 37 поступает на информационные входы дешифратора 3 адреса. После этого процессор вьщает сигнал СИА на линию 24, по которому дешифратор 3 дешифрирует адрес, установленный на шинах 37 адреса и после приема управляющих сигналов ЗП или ЧТ соответственно с линий 22 и 23 вьщает единичный сигнал на один из выходов 49-56.

40

45

50

55

адреса адрес необходимой ячейки памяти и вырабатывает сигнал СИА. Это адрес поступает на входы 36 дешифра торов 2 сегмента всех устройств 1. Сигнал СИА с линии 24 поступает на управляющий вход 44 дешифраторов 2 всех устройств 1. С приходом сигнал СИА депшфраторы 2 сегмента сравнива старшие разряды адреса, поступающег с шины 37 адреса процессора со стар шими разрядами регистра 7 номера се мента, которые поступают на входы 3 дешифратора 2. Количество стариих р рядов определяется содержимым регис ра 6 маски, вькоды которого соедине с входами 34 дешифратора 2 и маскир ют младшие разряды адреса регистра номера сегмента.

Если старшие разряды адреса совп дают, то дешифратор 2 вырабатывает управляющий сигнал, который с выхода 45 поступает на информационный 46 и разрешаюпщй 47 входы коммутатора 10

которая является незначительной и не нарушает канального цикла обращения процессора к памятио

Обращение процессора к ячейке блока 1 памяти происходит следукяцим . Процессор подает на шины 37

0

5

0

5

адреса адрес необходимой ячейки памяти и вырабатывает сигнал СИА. Этот адрес поступает на входы 36 дешифраторов 2 сегмента всех устройств 1. Сигнал СИА с линии 24 поступает на управляющий вход 44 дешифраторов 2 всех устройств 1. С приходом сигнала СИА депшфраторы 2 сегмента сравнивают старшие разряды адреса, поступающего с шины 37 адреса процессора со старшими разрядами регистра 7 номера сегмента, которые поступают на входы 35 дешифратора 2. Количество стариих разрядов определяется содержимым регистра 6 маски, вькоды которого соединены с входами 34 дешифратора 2 и маскируют младшие разряды адреса регистра 7 номера сегмента.

Если старшие разряды адреса совпадают, то дешифратор 2 вырабатывает управляющий сигнал, который с выхода 45 поступает на информационный 46 и разрешаюпщй 47 входы коммутатора 10,

коммутируя тем самым ишну 42 данных и младшие разряды адреса соответственно на потны 43 и 41 выбранного блока 21 памяти. Регистр 6 маски с помощью первой 8 и второй 9 групп элементов И маскирует соответственно ;младшие разряды второго 5 регистра номера массива и старшие разряды ши:ны 37 адреса процессора После сраба- ю входом первого узла канальных передат- тывания коммутатора 10 сигнал с выхода 48 поступает на разрешающий вход узла 11, разрешая прохождение Ьяющих сигналов ЗП, ЧТ, СИЛ соответст- |венно с линией 22, 23 и 24 на одно15

чиков, разрешающие входы первого узла канальных приемников и первого узла канальных передатчиков подключены соответственно к первому и второму выходам дешифратора адреса, выход первого регистра номера массива соединен с выходом старших разрядов адреса памяти устройства, информационньй вход первого узла канальных приемников и выход первого узла канальных передатчиков соединены с входом-выходом шины данных процессора устройства и первым информационным входом-выходом коммутатора шин данных и младших разрядов

Именные линии 26,.27 и 28 и далее а управляющие входы блока 21 памяти, остальных устройст:щах 1 прохожде- Йие управляющих сигналов на соответ- Ьтвукщие блоки 21 памяти и коммутация |шин 42 данных и пшн 39 мпадших разря- ов адреса процессора и блоков 21 па- Цяти запрещены.

После этого процессор устанавлива- т необходимую информацию на шину 42 анных и подает сигнал ЗП на линию 22 |1ри этом информация, установленная jia шине 42 данных и входах 39 мпадших |)азрядов адреса, поступает на шины 43 Я 41. Сигнал ЗП поступает через узел 11 на линию 26 и далее на входы уп- )авления блока 21 памяти. По сигналу Sn информация, установленная на ши- йе 43 данных, записьгоается в ячейку блока 21 памяти, адрес которой уста- йовлен на шинах 29, 31 и 41, Записанная в первом 4 и втором 5 регистрах номера массива информация указьгоает на номер массива в блоке 21 памяти, $. адрес, поступающий из процессора liia младшие разряды шины адреса 41, указьшает адрес ячейки памяти внутри массива блока 21. Аналогично происходит чтение процессором информации из блока 21 памятиj но при этом процессор выдает сигнал ЧТ на линию 23 и через узел 11 на линию 27 и вход управления блока 21 памяти. После этого блок 21 памяти устанавливает та шину 43 информацию, которую про- цесс.ор считывает со своей шины 42 данных .

20

чиков, разрешающие входы первого узла канальных приемников и первого узла канальных передатчиков подключены соответственно к первому и второму выходам дешифратора адреса, выход первого регистра номера массива соединен с выходом старших разрядов адреса памяти устройства, информационньй вход пер вого узла канальных приемников и выход первого узла канальных передатчиков соединены с входом-выходом шины данных процессора устройства и первым информационным входом-выходом коммутатора шин данных и младших разрядов

25 шины адреса, второй информационный вход-выход которого соединен с выходом шины данных памяти устройства, управляющие входы устройства соединены с входами первой группы дешифратора адреса, стробирующим входом дешифратора сегмента и входами группы второго узла канальных приемников, выходы которого соединены с выходами обращения к памяти устройства, выход дешифратора сегмента соединен с первым информационным и разрешающим входами коммутатора шин данных и младших разрядов шины адреса, первый выход которого соединен с разрешающим входом второго узла канальных приемников, а второй выход - с выходом младших разрядов адреса памяти устройства, о т- л и чающееся тем, что, с целью расширения функциональных возможнос jg тей за счет организации работы с сегментами памяти произвольного объема и произвольного расположения в пределах адресного пространства процессо30

ЗБ

4D

ра, в него введены второй регистр

ормула изобретения

gQ номера массива, регистр маски, регистр номера сегмента, второй, третий и четвертый узлы канальных передатчиков, третий, четвертый и пятый узлы канальных приемников, первая eg и вторая гр уппы элементов И, выход

Устройство для сопряжения процессо- .третьего узла канальных приемников ра с многоблочной памятьюj содержащее соединен с информадаонным входом вто- первый регистр номера массива, дешиф- рого регистра номера массива, выход ратор адреса, дешифратор сегмента,которого соединен с информационнь м

первый узел канальных передатчиков, первый и второй узлы канальньос приемников, коммутатор шин данных и младших разрядов шины адреса, вход первого регистра номера массива соединен с выходом первого узла канальных приемников, выход первого регистра номера массива соединен с информационным

входом первого узла канальных передат-

чиков, разрешающие входы первого узла канальных приемников и первого узла канальных передатчиков подключены соответственно к первому и второму выходам дешифратора адреса, выход первого регистра номера массива соединен с выходом старших разрядов адреса памяти устройства, информационньй вход первого узла канальных приемников и выход первого узла канальных передатчиков соединены с входом-выходом шины данных процессора устройства и первым информационным входом-выходом коммутатора шин данных и младших разрядов

шины адреса, второй информационный вход-выход которого соединен с выходом шины данных памяти устройства, управляющие входы устройства соединены с входами первой группы дешифратора адреса, стробирующим входом дешифратора сегмента и входами группы второго узла канальных приемников, выходы которого соединены с выходами обращения к памяти устройства, выход дешифратора сегмента соединен с первым информационным и разрешающим входами коммутатора шин данных и младших разрядов шины адреса, первый выход которого соединен с разрешающим входом второго узла канальных приемников, а второй выход - с выходом младших разрядов адреса памяти устройства, о т- л и чающееся тем, что, с целью расширения функциональных возможностей за счет организации работы с сегментами памяти произвольного объема и произвольного расположения в пределах адресного пространства процессо

ра, в него введены второй регистр

714325388

входом второго узла канальных пере- ков н входами второй группы деганфра- датчиков и прямыми входами элементов тора сегмента, входы третьей группы И первой группы, выходы которых под- которого соединены с входами шины ключены к выходам шины адреса памяти адреса процессора устройства, входа- устройства, вькод четвертого узла ка- ми второй группы дешифратора адреса нальных приемников соединен с инфор- и вторыми входами элементов И второй мацйон.ным входом регистра маски, вы- группы, разрешающие входы третьего, ходы которого соединены с разрядами четвертого и пятого узлов канальных информационного входа третьего узла Q приемников соединены соответственно канальных передатчиков, входами пер- с третьим, четвертым и пятым выхода- вой группы дешифратора сегмента, ин- ми дешифратора адреса, разрешающие версными входами элементов И первой входы второго, третьего и четвертого группы и первь и входами элементов И узлов канальных передатчиков соеди- второй группы, выходы которых соеди- 15 нены соответственно с шестым, седь- нены с разрядами второго информацион- мым и восьмым выходами дешифратора ного входа коммутатора шин данных и адреса, информа1дионные входы треть- младших разрядов шины адреса, выход его, четвертого и пятого узлов ка- пятого узла канальных приемников со- нальных приемников и выходы второго, единен с информационным входом регист-2о третьего и четвертого узлов каналь- ра номера сегмента, выходы которого ных передатчиков соединены с входом- соединены с информационными входами выходом шины данных процессора уст- четвертого узла канальных передатчи- ройства.