Устройство для приема двоичных сигналов со случайной начальной фазой Советский патент 1990 года по МПК H04J1/16 H04B3/46 

Смесь сигнала и помехи поступает на широкополосный фильтр 1, полоса пропускания которого согласована с сигналом, где осуществляется ограничение помехи полосой сигнала. С выхода широкополосного фильтра 1 смесь сигнала с помехой поступает одновременно на один из входов первого 2, второго 7, третьего 12 и четвертого 17 перемножителей. На другие входы последних подаются ожидаемые сигналы с первого 6 и второго 16 генераторов копий сигнала. Причем на второй 7 -и третий 12 перемножители копии сигналов подаются непосредственно, а на первый 2 и четвертый 17 перемножители - через первый 5 и второй 15 фазовращатели, в которых осуществляется сдвиг начальной фазы высокочастотных колебаний генераторов копий на /2.

40

67(u) 64(uXi) +б«(и,,г)

, / 1

(3 т )(Ч

В случае приема сигнала St(t) среднее значение на выходе блока 23 вычитания поменяет знак, а величина дисперсии не изменится

С выхода блока 23 вычитания напряжение поступает на пороговый блок 24 с характеристикой

Г + U. L-UO

при х 7 О;

0 при х 0.

Положительное напряжение на выходе порогового блока 24 соответствует наличию на входе устройства сигнала S1(t) отрицательное напряжение сигнал S(t). Таким образом, чередование знаков напряжения на выходе порогового блока 24 определяет порядок поступления сигналов на входе устрой-j ства„

Синхронизация всего устройства осуществляется с помощью блока 22 синхронизации, где вырабатываются короткие периодические импульсы, следующие с периодом, равным длительности сигнала Т5. Импульсы блока 22 синхронизации запускают первый 6 и второй 16 генераторы копий сигнала,

а-j

573547.6

клик определяется спесью сигнала с помехой, а на выходе второго блока 21, согласованного с сигналом S2(t) - наличием только помехи. На выходе порогового блока 24 в этом случае формируется положительный импульс, а на выходе инвертора 25 - отрицательный импульс Положительный импульс с выхода порогового блока 24 открывает второй элемент И 27, который соединяет выход первого блока 1 с входом пятого интегратора 31 и третий элемент И 28, который соединяет

5

10

Изобретение относится к радиотехнике. Цель изобретения - повышение достоверности приема за счет оценки отношения сигнал помеха. Устройство содержит широкополюсный фильтр 1, перемножитель 2, интегратор 3, квадратор 4, фазовращатель 5, генератор 6 копий сигнала, перемножитель 7, интегратор 8, квадратор 9, сумматор 10, блок 11 извлечения квадратного корня, перемножитель 12, интегратор 13, квадратор 14, фазовращатель 15, генератор 16 копий сигнала, перемножитель 17, интегратор 18, квадратор 19, сумматор 20, блок 21 извлечения квадратного корня, блок 22 синхронизации, блок 23 вычитания, пороговый блок 24, инвертор 25, четыре элемента И 26 - 29, счетчик 30, интеграторы 31, 32, блок 33 деления. Смесь сигнала и помехи поступает на широкополосный фильтр 1. Синхронизация всего устройства осуществляется с помощью блока 22 синхронизации. 1 ил.

периодически сбрасывают в ноль первый второй блок 21 с входом шестого ин3, второй 8, третий 13 и четвертый 18 интеграторы и поступают в качестве разрешающих сигналов на пороговый блок 24. На выходе последнего формируются импульсы, нормированные по амплитуде и длительности,;

Формирование математического ожидания (средних значений) статистики, соответствующей смеси сигнала с помехой m(Ux), осуществляется с помощью пятого интегратора 31, а статистики, соответствующей только помехе m(Uh) - с помощью шестого интегратора 32„

Информация о том, в каком канале присутствует смесь сигнала с помехой или только помеха определяется знаком выходного напряжения порогового блока 24о Подключение требуемого канала к пятому 31 или шестому 32 интегратору достигается следующим образом. Между выходами первого и второго блоков 11 и 21 и пятым и шестым интеграторами 31 и 32 установлены элементы И 26 - 29о Они устроены так, что при поступлении на их разрешающий вход положительных импульсов они открываются на время их действия и соединяют выход соответствующего блока 11 или 21 с входом пятого 31 или шестого 32 интегратора0 При отсутствии импульсов и поступлении отрица- - тельных импульсов элементы И 26 - 29 закрыты,, Второй 27 и третий 28 элементы управляются напряжением с выхода порогового блока 24, а первый 26 и четвертый 29 элементы И - выходным напряжением инвертора 25„

Подключение выходов первого 11 и второго 21 блоков к пятому 31 и шестому- 32 интеграторам осуществляется следующим образом Пусть на входе устройства присутствует сигнал S( (t)

20

25

30

35

40

тегратора 32. Отрицательные импульсы с инвертора 25 никакого воздействия на первый 26 и четвертый 29 элементы И не оказывают, и они остаются закр тыми .

При поступлении на вход устройства сигнала S(t) во втором блоке 21 отклик определяется смесью сигнала и помехи, а в первом блоке 1 1 - толь помехой,. Теперь на выходе порогового блока 24 находится отрицательный импульс, а на выходе инвертора 25 - по ложительный импульс, который откроет первый 26 и четвертый 29 элементы И выходы каналов, подключаемые к пятому 31 и шестому 32 интеграторам, пом няются местами. Первый блок 11 через четвертый элемент И 29 подключается шестому интегратору 32, а второй блок 21 через первый элемент И 26 - к пятому интегратору 31„ Таким образом, в зависимости от принимаемой ин формации пятый 31 и шестой 32 интеграторы подключаются к выходам первого или второго блоков 11 или 210

Напряжение с выходов пятого 31 и шестого 32 интеграторов подается на блок 33 деления, где формируется отно m(Uj

45

шение

m(Un)

, которое является показателем качества принимаемой информации, а следовательно, и состояния

Тогда на выходе первого блока 11 согласованного с сигналом ), отканала передачи информации.

Счетчик 30 суммирует импульсы бло- 50 ка 22 синхронизации и по достижению установленного числа вырабатывает импульс сброса пятого 31 и шестого 32 интеграторов. Для получения устойчивой оценки средних значений статистики число отсчетов должно быть выбрано не менее 30.

Измеренное значение показателя качества принимаемой информации, когда оно становится меньше допустимого I

55

второй блок 21 с входом шестого ин

тегратора 32. Отрицательные импульсы с инвертора 25 никакого воздействия на первый 26 и четвертый 29 элементы И не оказывают, и они остаются закрытыми .

При поступлении на вход устройства сигнала S(t) во втором блоке 21 отклик определяется смесью сигнала и помехи, а в первом блоке 1 1 - только помехой,. Теперь на выходе порогового блока 24 находится отрицательный импульс, а на выходе инвертора 25 - положительный импульс, который откроет первый 26 и четвертый 29 элементы И и выходы каналов, подключаемые к пятому 31 и шестому 32 интеграторам, поменяются местами. Первый блок 11 через четвертый элемент И 29 подключается к шестому интегратору 32, а второй блок 21 через первый элемент И 26 - к пятому интегратору 31„ Таким образом, в зависимости от принимаемой информации пятый 31 и шестой 32 интеграторы подключаются к выходам первого или второго блоков 11 или 210

Напряжение с выходов пятого 31 и шестого 32 интеграторов подается на блок 33 деления, где формируется отно- m(Uj

шение

m(Un)

, которое является показателем качества принимаемой информации, а следовательно, и состояния

канала передачи информации.

Счетчик 30 суммирует импульсы бло- ка 22 синхронизации и по достижению установленного числа вырабатывает импульс сброса пятого 31 и шестого 32 интеграторов. Для получения устойчивой оценки средних значений статистики число отсчетов должно быть выбрано не менее 30.

Измеренное значение показателя качества принимаемой информации, когда оно становится меньше допустимого I

значения позволяет определить момент перехода на резервные каналы для повышения достоверности принимаемой информациио Требуемое значение показателя выбирается исходя из допустимого уровня ошибок различия двоичных символов

ош. дол 2 е

г /ИНН

откуда

Ч„ИН - 1П 2 Р(Ш.ДС1П

Ф о р м у л а изобретения

Устройство для приема двоичных

сигналов со случайной начальной фа- зой, содержащее последовательно соединенные первый генератор копий сигна- ла и первый фазовращатель, последовательно соединенные второй генератор 20 копий сигнала и второй фазовращатель, последовательно соединенные первый I перемножитель, первый вход которого 1 соединен с выходом первого фазовращателя, первый интегратор, первый квад- 25 ратор, первый сумматор, первый блок извлечения квадратного корня и блок вычитания, последовательно соединенные второй перемножитель, первый вход которого соединен с выходом |вого генератора копий сигнала, второй интегратор и второй квадратор, выход которого соединен с вторым входом первого сумматора, последовательно соединенные третий перемножитель,,с

первый вход которого соединен с выходом второго генератора копий сигнала, третий интегратор, третий квадратор, второй сумматор и второй блок извлечения квадратного корня, выход Q которого подключен к второму входу блока вычитания, последовательно соединенные четвертый перемножитель, первый вход которого соединен с выходом фазовращателя, четвертый интегратор и четвертый квадратор, выход которого подключен к второму входу второго сумматора, причем вторые входы первого, второго, третьего и четвер0

0 5 зо ,с

Q

того перемножителей объединены, о т- ли чающееся тем, что, с целью повышения достоверности приема за счет оценки отношения сигнал/помеха, введены широкополосный фильтр, вход которого является входом устройства, а выход подключен-к объединенным вторым входам первого, второго, третьего и четвертого перемножителей, последовательно соединенные пороговый блок, первый вход которого соединен с выходом блока вычитания и инвертор, четыре элемента И, последовательно соединенные пятый интегратор, первый вход которого соединен с объединенными выходами первого и второго элементов И, и блок деления, выход которого является выходом устройства, шестой интегратор, первый вход которого соединен с объединенными выходами третьего и четвертого элементов И, а выход подключен к второму входу блока деления, первые входы первого и третьего элементов И соединены с выходом второго блока извлечения квадратного корня, первые входы второго и четвертого элементов И соединены соответственно с выходом второго блока извлечения квадратного корня, вторые входы первого и четвертого элементов И соединены с выходом инвертора, вторые входы второго и третьего элементов И соединены с выходом порогового блока, счетчик, выход которого соединен с вторыми входами пятого и шестого интеграторов, блок синхронизации, первый выход которого соединен с вторыми входами первого и второго интеграторов и входом синхронизации первого генератора копий сигнала, второй выход блока синхронизации соединен с вторыми входами третьего и четвертого интеграторов и входом синхронизации второго генерато ра копий сигнала, третий выход блока синхронизации соединен с вторым входом Порогового блока и входом счетчика.