Устройство для умножения двух @ -разрядных чисел Советский патент 1990 года по МПК G06F7/52 

(21)4421483/24-24

(22)07.05.88

(46) 30.06.90. Бюл. № 24 (72) А.М.Романов и В.В0Джус (53) 681.325(088.8)

(56)Справочник по интегральным микросхемам о/Под ред. БоВ.Тарабрина, М0: Энергия, 1981.

Авторское свидетельство СССР № 623204, кло G 06 F 7/52, 1977.

Авторское свидетельство СССР № 991418, кло G 06 F 7/52, 1981.

(54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ДВУХ - п-РАЗРЯДНЫХ ЧИСЕЛ

(57)Изобретение относится к вычислительной технике и может быть использовано в быстродействующих устройствах цифровой обработки сигналов асинхронного типа. Цель изобретения - упрощение устройства. Новым в устройстве является выполнение операции умножения без предварительного обмена информацией между регистрами сомножителей с помощью сложных цепей перезаписи для случая ЫД1Т N/WH(N4r ,NMH число значащих разрядов множителя и множимого). Такое выполнение операции умножения обеспечивается за счет дополнительного введения первого 6 и второго 7 коммутаторов При NMT обеспечивается коммутация множимого через коммутатор 6 на вход блока 8 последовательного опроса значащих разрядов сомножителя и коммутация множителя через коммутатор на вход диагональных элементов К 1 матрицы из п элементов. При NMT 4- N сомножители коммутируются наоборот. Исключение сложных цепей перезаписи сомножителей и замена их цепями коммутации обеспе-i чивает упрощение устройства. 3 ил.

(Л

Изобретение относится к вычислительной технике и может быть использовано в быстродействующих устройствах цифровой обработки сигналов асинхронного типа. Цель изобретения - упрощение устройства. Новым в устройстве является выполнение операции умножения без предварительного обмена информацией между регистрами сомножителей с помощью сложных цепей перезаписи для случая N_мт*98N_мн (N_мт, N_мн - число значащих разрядов множителя и множимого). Такое выполнение операции умножения обеспечивается за счет дополнительного введения первого 6 и второго 7 коммутаторов. При N_мт*98N_мн обеспечивается коммутация множимого через коммутатор 6 на вход блока 8 последовательного опроса значащих разрядов сомножителя и коммутация множителя через коммутатор 7 на вход диагональных элементов И 1 матрицы из N² элементов. При N_мт≤N_мн сомножители коммутируются наоборот. Исключение сложных цепей перезаписи сомножителей и замена их цепями коммутации обеспечивает упрощение устройства. 7 ил.

нити и п к

unlit

Изобретение относится к вычислителной технике и может быть использовано в быстродействующих устройствах цифровой обработки сигналов асинхронного типа для получения произведения двух двоичных чисел, представленных парал лельным кодом.

Цель изобретения - упрощение уст« ройства.

На фиг.1 изображена функциональная схема устройства для умножения двух |П-разрядных чисел (для ); на фиг,2 - пример реализации первого ком мутатора; на фиг.З - пример реализа- ции второго коммутатора; на фиг04 - структурная схема блока последовательного опроса значащих разрядов сомножителя; на фиг.5 - структурная схема блока сравнения кодов; на фиг,б - при мер реализации блока синхронизации; на фиг,7 - временные диаграммы управляющих сигналов блока синхронизации.

Устройство для умножения двух n-разрядных чисел (фиг01) содержит матрицу из пхп элементов 1 И ()- раэрядный блок 2 элементов ИЛИ, n-разрядный регистр 3 множителя, n-разрядный регистр 4 множимого, (2п-1)-разрядный накапливающий сум- матор 5, первый коммутатор 6, второй коммутатор 7, блок 8 последовательного опроса значащих разрядов сомножителя, блок 9 сравнения кодов,, блок

Первый коммутатор 6 (фиг.2) содержит четыре группы по п элементов И в каждой 16-19 и две группы по п элементов ИЛИ в каждой 20 и 21.

Второй коммутатор 7 (фиг.З) содер- жит две группы по п элементов К в каждой 22 и 23 и группу из п элементов ИЛИ 24.

Блок 8 последовательного опроса значащих разрядов сомножителя (фиг«4) содержит первую группу из п элементов И 25р группу из п элементов ИЛИ 26, группу из п элементов задержки 27 и вторую группу из п элементов И 28.

Блок 9 сравнения кодов (фиг„5) содержит первую группу из п элементов И 29, первую группу из п триггеров 30, первую группу из (n-l)-ro элемента И 31, схемы 32 сравнения, вторую,

о

5

0

0

5

группу из п триггеров 33, вторую группу из (n-l)-ro элемента И 34 и вторую группу из п элементов И 35.

Блок 10 синхронизации (фиг.6) содержит формирователь 36 импульса, элемент НЕ 37, группу из (п+1) элементов задержки 38 и (п-1)-входовой элемент ИЛИ 39„

Блок 10 синхронизации организует синхронную работу отдельных блоков в устройстве для умножения. Работа блока 10 синхронизации начинается с поступления на его управляющий вход по входу 13 Пуск устройства сигнала (фиг,7а). Под действием этого сигнала блок 10 синхронизации формирует следующую последовательность управляющих импульсов:

управляющий импульс установки в ноль триггеров блока 9 и накапливающего сумматора 5 (фиг«7б);

управляющий импульс прием сомножителей в регистры множителя 3 и множимого 4, а также в триггеры блока 9 (фиг„7в);

управляющие импульсы сдвига кодов сомножителей в триггерах блока 9 сравнения кодов (фиг,7г) |

управляющий импульс опроса значащих разрядов сомножителей в блоке

8последовательного опроса значащих разрядов сомножителя (фиг„7д).

Устройство для умножения двух n-разрядных чисел работает следующим образом.

Операнды сомножителей, поступающие по входам 11 и 12 первого сомножителя и второго сомножителя устройства, одновременно записываются соответственно в регистры 4 и 3 множимого и множителя, а также в блок 9 сравнения кодов г После записи операндов в блок

9в последнем производится преобразование кодов операндов из позиционной двоичной системы счисления в код унитарного счисления, сравнение этих кодов и выработка соответствующих сигналов Больше или Меньше-равно. Если количество единиц в коде второго сомножителя, поступающего на вторую группу информационных входов блока 9 и на информационные входы регистра 3 множителя, меньше или равно количеству единиц в коде первого сомножителя, поступающего на первую группу информационных входов блока 9 и на информационные входы регистра 4 множимого, - то на выходе Меньше-равно блока 9

515

формируется сигнал Меньше-равно.

Данный сигнал, поступая на второй управляющий вход первого коммутатора 6, обеспечивает коммутацию прямых и инверсных информационных выходов регист ра 3 множителя с прямыми и инверсными информационными входами блока 8 последовательного опроса значащих разрядов сомножителя, а также, поступая на первый управляющий вход второго коммутатора 7, обеспечивает коммутацию прямых информационных выходов регистра 4 множимого с первыми входами соответствующих элементов 1 К матрицы. Управ ляющий импульс с выхода блока 10 синхронизации, поступая на управляющий вход блока 8 последовательного опроса значащих разрядов сомножителя, обеспечивает последовательный, начи- ная с младшего разряда, опрос значащих разрядов второго сомножителя, хранимого в регистре 3 множителя. Если триггер младшего разряда регистра 3 множителя находится в единичном со- стоянии, то импульс, поступающий на управляющий вход блока 8 последовательного опроса значащих разрядов сомножителя, появляется на информационном выходе младшего разряда блока 8 Под действием этого импульса, открывающего по вторым входам соответствующие элементы 1 И, формируется первое частичное произведение. В этом случае, когда блок 9 вырабатывает управляющий сигнал Меньше-равно, первое и еле- дующие частичные произведения представляют собой соответственно несдвинутый и сдвинутый на требуемое число разрядов влево код первого сомножителя, хранящийся в регистре 4 множимого. Сформированное таким образом первое частичное произведение через элементы ИЛИ блока 2 элементов ИЛИ поступает на входы накапливающего сумматора 5 для накопления соответствующей суммы частичных произведений. После задержки на один такт работы устройства в блоке 8 последовательного опроса значащих разрядов сомножителя импульс производит опрос следующего более старшего, разряда регистра 3 множителя. Длительность первого такта работы устройства, так же, как и всех следующих, определяется с учетом времени выполнения операции сумми- рования в накапливающем сумматоре 5. Если триггер младшего или любого другого разряда регистра 3 множителя

$ ., 20 25 5

30

0

5

0

Ц-6

находится в нулевом состоянии, то импульс без задержки на один Такт работы устройства в блоке 8 последовательного опроса значащих разрядов сомножителя производит опрос следующего, более старшего, разряда регистра 3 множителя. Далее, таким же образом, последовательно один за другим производится опрос остальных, более старших разрядов регистра 3 множителя и устройство работает аналогично. Появление импульса на выходе 15 устройства Конец поступающего с управляющего выхода блока 8, означает, что процесс умножения закончен и в накапливающем сумматоре 5 сформировалось соответствующее произведение.

Если количество единиц в коде второго сомножителя, поступающего на вторую группу информационных входов блока 9 и на информационные входы регистра 3 множителя, больше количества единиц, чем в коде первого сомножителя, поступающего на первую группу информационных входов блока 9 и на информационные входы регистра 4 множимого, то на выходе Больше блока 9 формируется сигнал Больше. Данный сигнал, поступая на первый управляющий вход первого коммутатора 6, обеспечивает коммутацию прямых и инверсных информационных выходов регистра 4 множимого с прямыми и инверсными информационными входами блока 8 последовательного опроса значащих разрядов сомножителя, а также,поступая на второй управляющий вход второго коммутатора 7, обеспечивает коммутацию прямых информационных выходов регистра 3 множителя с первыми входами

соответствующих элементов 1 К матрицы. Управляющий импульс с выхода блока 10 синхронизации, поступая на управляющий вход блока 8, обеспечивает последовательныйj начиная с младшего разряда, опрос значащих разрядов первого сомножителя, хранимого в регистре 4 множимого. Если триггер младшего разряда регистра 4 множимого находится в единичном состоянии, то импульс, поступающий на управляющий вход блока 8, появляется на информационном выходе младшего разряда блока 8. Под действием этого импульса, открывающего по вторым входам соответствующие элементы 1 И, формируется первое частичное произведение,, В этом случае,

715751

когда блок 9 вырабатывает управляю- , щий сигнал Больше, первое и следующие частичные произведения представляют собой соответственно несдвинутый и сдвинутый на требуемое число разрядов влево код сомножителя, хранящийся в регистре 3 множителя Сформированное таким образом первое частичное произведение, как и при выработке блэком 9 сигнала на выходе Меньше-равно, через элементы ИЛИ блока 2 элементов ИЛИ поступает на входы накапливающего сумматора 5 для накопления соответствую™ щей суммы частичных произведений; Да- ( лее устройство работает, как и при выработке блоком 9 сигнала на выходе Меньше-равно, однако при этом опрашиваются старшие разряды регистра 4 множимого.

10

20

Формула изобретен ия Устройство для умножения двух n-разрядных чисел, содержащее матрицу из пхп элементов И, (2п-3)-разрядный блок элементов ИЛИ, n-разрядные регистры множителя и множимого, (2п-1)- раэрядный накапливающий сумматор, блок последовательного опроса значащих разрядов сомножителя и блок сравнения кодов, причем информационные входы n-раэрядного регистра множимого соединены с соответствующими информационными входами первой группы блока сравнения кодов и являются входом первого сомножителя устройства, информационные входы п-разряд- ного ревкстра множителя соединены с соответствующими информационными входами второй группы блока сравнения кодов и является входом второго сомнжителя устройства, первые входы 1-х элементов И каждого столбца матрицы (,...,п) объединены между собой, вторые входы 1-х элементов И каждой строки матрицы объединены между собой, выходы элементов И матрицы, кроме выходов (1,п)-го и (п, 1)то элементов И матрицы, соединены с соответствующими входами (2п-3)-разрядного блока элементов ИЛИ, выходы которого соединены с соответствующими информационными входами разрядов ()-разрядного накапливающего сумматора, выходы которого соединены с выходом результата устройства, выходы (1,п)го и (п,1)-го элементов И

8

0

0

5

0

5 0

45

50

55

матрицы соединены соответственно с информационными входами первого и ()-го разрядов (2п-1 разрядного накапливающего сумматора, вторые входы (i,l)-x элементов И матрицы соединены с соответствующими информационными выходами блока последовательного опроса значащих разрядов сомножителя, управляющий выход которого соединен с управляющим выходом Конец устройства, отличаю- щ е е с я тем, что, с целью упрощения устройства, в него введены первый и второй коммутаторы и блок синхронизации, причем прямые и инверсные информационные выходы n-разрядного ре- регистра множителя соединены соответственно с прямыми и инверсными информационными входами первой группы первого коммутатора, прямые и инверсные информационные входы второй группы которого соединены соответственно с прямыми и инверсными информационными выходами n-раэрядного регистра множимого, прямые информационные выходы n-разрядных регистров множимого и множителя соединены соответственно с информационными входами первой и второй второго коммутатора, первый и второй управляющие входы которого соединены соответственно с вторым и первым управляющими входами первого коммутатора и выходами Меньше-равно и Больше блока сравнения кодов„ прямые и инверсные выходы первого коммутатора соединены соответственно с информационными входами первой и второй групп блока последовательного опроса значащих разрядов сомножителя, управляющий вход которого соединен с первым выходом блока синхронизации, второй выход которого соединен с входами записи n-разрядных регистров множимого и множителя и блока сравнения кодов., вход установки в О которого соединен с входом установки в О ()- разрядного накапливающего сумматора и третьим выходом блока синхронизации, четвертый выход которого соединен с входом сдвига кодов блока сравнения, кодов, вход Пуск устройства соединен с входом блока синхронизации, выходы второго коммутатора соединены соответственно с первыми входами (i,l)-x элементов И матрицы.

Фиг 2

Фиг 3

Фиг. 4

Фиг. 5

Фиг.6

I

в

Д

ппп

д е

п

о

t t

-а

Д

Фиг.7