Устройство для умножения Советский патент 1989 года по МПК G06F7/52 

Изобретение относится к вычислительной технике и может быть использовано в арифметических универсальных и специализированных цифровых вычислительных машинах.

Целью изобретения является расширение функциональных возможностей за счет выполнения умножения двоичных чисел в дополнительных кодах.

На фиг. 1 представлена схема устройства; на фиг. 2 - схема блока управления; на фиг. 3 - схема блока преобразования кода.

Устройство содержит (гс+1)-разрядный сдвиговый регистр 1 первого сомножителя и «-разрядный 2 сдвиговый регистр второго сомножителя, первую 3 группу из (я+1)-го элементов И, вторую 4 группу из (n-l)-ro элементов И, регистр 5 результата, блок 6 управления, блок 7 преобразования кода, элементы И 8 и 9, элемент ИЛИ 10, первый 11 и второй 12 соответственно информационные входы устройства, управляющие входы 13-15 устройства.

Схема блока управления (6 и г Т; содержит //(-триггер 16, элементы И 17 и элемент НЕ 18.

Схема блока преобразования кода (фиг. 3) содержит //(-триггер 19. два элемента НЕ 20 и 21 и два элемента 211 - ИЛИ 22 и 23.

Элемент И 8 служит для установки регистра 1.

Устройство для умножения работас-i следующим образом.

При работе устройства на первом такте передается знаковый разряд (со) множителя (В), представленного дополнительным кодом. Он может быть разен ( либо о) и в устройство поступает через вход 11, передается на вход блока управления и на первый информационный вход блока преобразования кода.

Если множитель отрицательный (т.е. ), триггер 16 блока управления устанавливается в «1.

С

Ј

ОО

vj

4

4

Если , то по сигналу управления У1, который в первом такте подается на вход 13 устройства, триггер 16 блока управления установится в «О.

Далее по знаку множимого ( О или ), который поступает через вход 12 устройства, по сигналу управления У2, поступающему на вход 15 устройства во втором такте умножения, будут установлены в «О или «1 все разряды сдвигового регистра 1. При этом, если 0, то множимое поступает на вход первого разряда сдвигового регистра 1 в коде представления.

При отрицательном множителе триггер 16 блока управления в первом такте 15 устанавливается в «1. Это означает, что знак множимого ша 0 или о)а. 1 уже во втором такте, преобразуясь в блоке 7 преобразования кода, поступает на входы сдвигового регистра 1 в обратном коде.

Код множимого поступает на вход сдвигового регистра 1 старшими разрядами вперед, а код множителя поступает на вход сдвигового регистра 2 младшими разрядами вперед. Поэтому в третьем такте в устройство поступает младший разряд (первый) множителя, а в четвертом такте - старший разряд (n-й) множимого и т.д. до (2п+2)-го такта, после которого будут заведены в сдвиговые регистры все разряды множимого и множителя. Причем () -и разряд множимого устанавливается 30 во втором такте, а (rc-f-l)-ft разряд множителя должен быть всегда равен «О. Нули множителя (В) по указанному для оов 1 тракту проходят на вход сдвигового регистра 2 без изменения, включая в персдвигового регистра 2, а второй вход элемента ИЛИ 10 отключен. Осуществляется коррекция следующим образом.

сНа (2п+3) -м такте на вход 14 устройства

поступает сигнал управления (УЗ), который отключает элемент И 9 устройства, поэтому содержимое сдвигового регистра 1 не пройдет через первую 3 группу элементов устройства на входы регистра 5. Одновре- менно сигнал управления УЗ поступит на второй вход элемента ИЛИ 10 устройства. И тем самым обеспечит коммутацию /-х разрядов кода содержимого (,п) сдвигового регистра 2 в соответствующие /-е (, п) разряды регистра 5 через /-е (, п) элементы И второй группы 4.

20

25

Отключение элемента И 9 с одновременным включением или отключением элемента ИЛИ 10 осуществляется из блока управления. После этого в регистре и накопилось в виде двухрядного кода результатов и переносов очередное произведение двух сомножителей. Со следующего после корректирующего такта в устройство может быть подано значение знакового разряда (оое ) кода множителя или необходимо в течение (2п + 1)-го гакта прогнать переносы из младших разрядов регистра 5 в старшие, если последнее умножение было последним в данной группе.

Устройство реализует новый алгоритм умножения, который модернизирует два известных. Первый из них формирует частичные произведения в прямых кодах в виде некоторого треугольника, а второй - в довую единицу (младший разряд множителя, 35 полнительных кодах. Суть алгоритма в том,

что на входах регистра 5 формируются частичные произведения по правилу:

отличный от нуля), которая также проходит блок преобразования кода без изменения но она устанавливает триггер 9 блока преобразования кода в «1. Далее на вход сдвигового регистра 2 значение множителя уже будет поступать в инверсном коде.

Каждая новая пара текущих информационных разрядов сомножителей заводится в оба сдвиговые регистры 1 и 2. Их конъюнкция определяет п-й разряд частичного произведения в регистре 5. Кроме того, значение «1 или «О введенного текущего разряда множимого разрешит или запретит соответственно ввод /-х (, (п-1) разрядов кода множителя через вторую 4 группу элементов И в младшие (п- 1)-е разряды регистра 5, а значения «1 или «О множителя разрешат или запретят, соответственно ввод г -х (, (« + ) разрядов кода множимого через первую 3 группу элементов И в старшие () - п разряды регистра 5.

При работе устройства с первого такта до корректирующего второй вход элемента И 9 разрешает прохождение сигнала с выхода

40

Ь ,

Ьч 4a3 ыв 0

Ьз (oAa)Aaia24l40.4

Ь4 содШдЫ а а:сол 0либо 1

Суммирование приведенных строк равносильно следующему:

45

aia2a3a4 ЛА ыли1а2а3а о)АсодшА0|а2аза4

&2

Ь3 Ьь

5QДля одновременного преобразования кода в дополнительный и его поразрядной передачи в устройство старшими разрядами вперед используется передача его обратным кодом (если Шд-1) с последующей коррекцией псевдорезультата, накопленного в ре55 гистре. Она выполняется в виде сложения кода множителя, преобразованного (при ) в дополнительный с псевдорезультатом, накопленным в регистре 5.

5

сдвигового регистра 2, а второй вход элемента ИЛИ 10 отключен. Осуществляется коррекция следующим образом.

На (2п+3) -м такте на вход 14 устройства

поступает сигнал управления (УЗ), который отключает элемент И 9 устройства, поэтому содержимое сдвигового регистра 1 не пройдет через первую 3 группу элементов устройства на входы регистра 5. Одновре- менно сигнал управления УЗ поступит на второй вход элемента ИЛИ 10 устройства. И тем самым обеспечит коммутацию /-х разрядов кода содержимого (,п) сдвигового регистра 2 в соответствующие /-е (, п) разряды регистра 5 через /-е (, п) элементы И второй группы 4.

Отключение элемента И 9 с одновременным включением или отключением элемента ИЛИ 10 осуществляется из блока управления. После этого в регистре и накопилось в виде двухрядного кода результатов и переносов очередное произведение двух сомножителей. Со следующего после корректирующего такта в устройство может быть подано значение знакового разряда (оое ) кода множителя или необходимо в течение (2п + 1)-го гакта прогнать переносы из младших разрядов регистра 5 в старшие, если последнее умножение было последним в данной группе.

Устройство реализует новый алгоритм умножения, который модернизирует два известных. Первый из них формирует частичные произведения в прямых кодах в виде некоторого треугольника, а второй - в дополнительных кодах. Суть алгоритма в том,

Ь ,

Ьч 4a3 ыв 0

Ьз (oAa)Aaia24l40.4

Ь4 содШдЫ а а:сол 0либо 1

Суммирование приведенных строк равносильно следующему:

aia2a3a4 ЛА ыли1а2а3а о)АсодшА0|а2аза4

&2

Ь3 Ьь

Для одновременного преобразования кода в дополнительный и его поразрядной передачи в устройство старшими разрядами вперед используется передача его обратным кодом (если Шд-1) с последующей коррекцией псевдорезультата, накопленного в регистре. Она выполняется в виде сложения кода множителя, преобразованного (при ) в дополнительный с псевдорезультатом, накопленным в регистре 5.

Формула изобретения

1. Устройство для умножения, содержащее (п + 1)РазРяДный сдвиговый регистр первого сомножителя, n-разрядный сдвиговый регистр второго сомножителя, (л-раз- рядность сомножителей без учета знака), две группы из и п-1 элементов И соответственно, (2п+1) -разрядный регистр результата, причем первые входы t -x элементов И первой группы (,2,...,n+l) соединены между собой, второй вход первого элемента И первой группы соединен с первыми входами /-х элементов И второй группы (,2,...,п-1), вторые входы которых соединены соответственно с выходами /-х разрядов «-разрядного сдвигового регистра второго , сомножителя, выходы /(-х разрядов (л+1)-разрядного сдвигового регистра первого сомножителя соединены соответственно с вторыми входами /С-х элементов И первой группы (/(2,3,...,п-|-1), выходы элементов И второй и первой групп соединены соответственно с входами (2п + 1)-х разрядов регистра результата, отличающееся тем, что, с целью расширения функциональных возможностей за счет выполнения умножения двоичных чисел в дополнительных кодах, в него введены два элемента И, элемент ИЛИ, блок управления и блок преобразования кода, причем вход первого сомножителя устройства соединен с входом синхронизации блока управления и первым информационным входом блока преобразования кода, второй информационный вход которого соединен с входом второго сомножителя устройства, первый управляющий вход которого соединен с входом установки знакового разряда множителя блока управления, первый и второй выходы которого соединены соответственно с первым и вторым управляющим входами блока преобразования кода, первый выход которого соединен с информационным входом первого разряда (п+1)-разрядного сдвигового регистра первого сомножителя и первым входом первого элемента И, второй вход которого соединен с вторым управляющим входом устройства, а выход - с входом установки в «1 («+) -разрядного сдвигового регистра первого сомножителя, второй выход блока преобразования кода соединен с информационным входом п-го разряда гг-раз- рядного сдвигового регистра второго сомножителя, выход п-го разряда которого соединен с первым входом второго элемента И, выход которого соединен с первым входом первого элемента И первой группы, второй вход которого соединен с выходом элемента ИЛИ, первый вход которого соединен с выходом первого разряда (п+1)-разрядного сдвигового регистра первого сомножителя, а второй вход - с третьим выходом блока управления, четвертый выход которого сое- динен с вторым входом второго элемента И, третий управляющий вход устройства соединен с входом разрешения коррекции блока управления.

2.Устройство по п. 1, отличающееся тем, 5 что блок управления содержит элемент И,

элемент НЕ и //(-триггер, /-вход которого соединен с входом потенциала единицы, вход синхронизации //(-триггера соединен с входом синхронизации блока, вход установки знакового разряда множителя которого сое0 динен с /(-входом //(-триггера, прямой выход которого соединен с первым выходом блока и первым входом элемента И, второй вход которого соединен с входом разрешения коррекции блока и входом элемента НЕ, выход

5 которого соединен с четвертым выходом блока, второй и третий выходы которого соединены соответственно с инверсными выходами //(-триггера и элемента И.

3.Устройство по п. , отличающееся тем, что блок преобразования кода содержит

0 //(-триггер, два элемента 2И-ИЛИ и два элемента НЕ, причем первый информационный вход блока соединен с входом синхронизации //(-триггера, вхоюм первого элемента 2И-ИЛИ, второй вхот. которого соединен с инверсным выходом //(-триггера, пря5 мой выход которого соединен с третьим входом первого элемента 2И -ИЛИ, четвертый вход которого соединен с выходом первого элемента НЕ, а выход - с вторым выходом блока, первый выход которого соединен с выходом второго элемента 2И - ИЛИ, первый вход которого соединен с входом второго элемента НЕ и вторым информационным входом блока, второй управляющий вход которого соединен с вторым входом второго элемента 2И-ИЛИ, третий вход которого сосг динен с выходом второго элемента НЕ. а четвертый вход - с первым управляющим входом блока и /-входом //(-триггера, Д -вход которого соединен с нулевым потенциалом.

0

(2п+1) In (n-f-1)

n

(M) 12 |/

Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах универсальных и специализированных ЭВМ. Цель изобретения - расширение функциональных возможностей за счет выполнения умножения двоичных чисел в дополнительных кодах. В устройство, содержащее сдвиговые регистры сомножителей, две группы элементов И и регистр результата, введены два элемента И, элемент ИЛИ, блок управления и блок преобразования кода. Это обеспечивает выполнение умножения параллельным кодом при представлении его в устройство последовательным кодом, коррекцию псевдорезультата по знаку множимого и накопление сумм парных произведений в регистре результата. 2 з.п.ф-лы, 3 ил.

Јp Ј

J/7// J/7J.5./

a

Ijlmif.n 1.2 1.1

...I

iH

w

s

#

7V

ДО

tM vM i

II

Чп-1 41 4.1 I

E

HD-iZHD1;

./7 f./ 2.2 Z/ I

Фаг.1

Фие.2