Устройство для цифровой передачи и приема непрерывного сигнала Советский патент 1990 года по МПК G08C19/28 

Фиг. 7

. J 1

Изобретение относится к телеизмерению и может быть исполБЗовано при 1р1фровой передаче, регистрации, обработке и восстановлении непрерыв- .иьгх сигналов.

ЦеЛь изобретения - повьшеиие дос- товерности передаваемой информации путем уменьшения динамической ЛогрешностиV

1 На фиг.1 приведена функциональная |;хема устройства; на фиг„2 - времен- рые диаграммы,,поясняющие работу Устройства; на фиг.З - схема аналого- фсифрового преобразователя следящего - уравновешивания; на фиг.4 - схема |сомпаратора; на фиг.5 - временные |снаграммы, поясняющие работу компа- )атора; на фиг.6 - схема блоков Элементов ИЛИ с клапанами на входеj Ы фиг.7 - схема смесителя импульсittix последовательностей; на фиг.8 ременьпзш диаграммы, поясняющие ра- оту смесителя импульсных последова- гельностей; на фиг,9 - схема селектора импульсов; на фиг.10 - временные диаграммы, поясняющие работу селек- ора импульсов.

1Устройство содержит на передающей стороне 1 аналого-цифровой пре- Ьбразователь 2 следящего уравновешивания, смеситель 3 импульсных последовательностей, блок элементов liJIH 4 fc клапанами на входе, буферн ш ре- |гистры 5.1 - 5.П, источники 6.1-6,п Опорного напряжения, компараторы 7.1- ;7 . п, генератор 8 импульсов, элемент ЙЖ 9, канал 10 связи, на приемной

. стороне 11 - селектор 12 импульсных; последовательностей, элемент ИЛИ 13, буферные регистры 14.1-14.П, блок элементов ИЛИ 15 с клапанами на входе и реверсивньй счетчик 16.

Аналого-цифровой преобразователь

2следящего уравновешивания (фиг,. 3) состоит из компаратора 2,1, цифроана-i

логового преобразователя 2.2, источ:- ника 2.3 эталонного напряжения, ре-: рерсивного счетчика 2.4 сос гоящего из двух реверсивных счетчиков 2.4„1 и 2.4.2,

Компаратор 2.1 (фиг.4) состоит из операционного усилителя 2,1.1, двух клапанов 2,1,2 и 2.1.3, двух инверторов .4 и 2.1.5,, двух резисторов 2.1.6 и 2.1.7 с весами Is3 соответственно,и усилителя 2.1,8,

5945794

Сигнал (фиг,5а) с выхода операционного усилителя 2.1.1 формируется при сравнении входного измерительного сигнала U, поступающего по шине Вх.1, с компенсирующим напряжением

и

.,, формируемым с выхода цифроанало/ч

гового преобразователя по шине Вх.З. Тактовые импульсы (фиг,5б) поступа- ют по шине Вх.2. Последовательности импульсов (фиг.5в,г) соответствуют приращениям 1 и О, Выходной сигнал (фиг. 5д) соответствует суммарному потоку двоичных символов инкре- ментного кода или последовательного кода прирсщений и поступает на выходную щину Вых.1.

Смеситбшь 3 (фиг,7) состоит из амплитудного селектора 3,1 (и„ Е Т) элемента Запрет 3.2 с одним запре- щаюшдм входом, 3,3 и 3,4 - йлемен- тов Запрет 3.3 и ,3,4 с двумя запрещающими входами повторителей 3,5. и 3,6, резисторов 3.7-3,10 с соответст- вующ1-ми весами и усилителя 3,11, . Смеситб -пь 3 импульсных последова- тепьностей функционирует следующим

образом. На вход поступает последовательность двоичных символов (приращений), причем нуль представлен как импульс положительной полярности с амплитудой сигнала, равной U, а еди1-шца - с амплитудой 3U, 11мпуль- сы с амплитудой 3U поступают на

вход амплитудного селектора 3,1, с выхода которого формируется сигнал логической 1 (фиг,8б), и этот сигнал поступает на запрещающий вход элемента Запрет 3.. 2, с выхода которого сигнал в этот момент времени не выдается. Таким образом, импуль- сы логического О (фиг.8в) поступают на вход элемента Запрет 3.3, а импульсы логической 1 ( фиг.Зб)

поступают на вход элемента Запрет 3с4. При поступлении управляющих сигналов S1 (сигнал первого фиксированного уровня) и S2 (сигнал второго фиксированного на соответству1ощие , элементов 3.3, 3.4,

фигс.8г,д) выдача информации с соот-г .ветствующих выходов этих элементов осуществляется только в моменты, отсутствия запрещающих сигналов S1

и S2, Таким образом, при поступлении сигнала SI на управляющие входы элементов Згшрет 3,3 и 3,4 происходит запрет выдачи информации через эти

5

элементы, а сигнал S1 проходит через повторитель 3.6 и поступает на ре- зиетор 3;jO, вес которого меньше веса резисторов 3.7-3.9 как 1:7:5:3. При поступлении сигнала S2 на управляющие входы элементов Запрет 3.3 и 3.4 происходит запрет выдачи ий-- формации через эти элементы, а сигнал S2 проходит через повторитель 3.5 и поступает на резистор 3.9, вес которого меньше веса резисторов 3,8 и 3.7; как 3:5:7. Таким образом, в точке соединения резисторов формируется смешанная кодовая последовательность двоичных символов (приращений) и маркерных сигналов, котЬрая проходит через усилитель и поступает на выходную шину смесителя 3 им-;. пульсных последовательностей (фиг.бо) При этом логический О выдается импульсом с амплитудой и, логическая 1 - Зи, маркерный сигнал М2 - 5U, маркерньй сигнал Ml - 7U.

Селектор 12 импульсных последовательностей (фиг.9) состоит из амплитудного селектора 12.1 (U6x Enjp3) амплитудного селектора Ц. 2 (Ugj Е П(,р2) амплитудного селектора 12.3 ( 7 3), элемента Запрет 12.4, амплитудного селектора 12.5

амплитудного селекто1

(и Е„,р1),

ра 12.6 (и д; 2), элемента Запрет 12.1 ,j- амплитудного селектора

12.8.(и gx Е пдр 1), элемента Запрет

12.9и элемента ИЛИ 12. Ю. Селектор . 12 импульсных последовательностей осуществляет процедуру) противоположную смесителю 3 импульсных последовательностей, и использует аналогичный принцип амплитудной селекции. На вх.од селектора 12 импульсных последовательностей поступает смешанная последовательность дво- ичных символов приращений и маркерных сигналов Ml и М2 (фиг.10а), а с его -выходов формируется сигнал Si (фиг.Юб), соответствующий моменту времени появления маркерного сигнала Ml (фиг.Юа), сигнал С2 (фиг.Юв), соответствующий моменту времени появления маркерного сигнала М2 (фигЛОа), сигнал логической 1 (фиг. Юг), сигнал логического О (фиг.1 Од)

Устройство работает следующим образом.

В исходном состоянии, после включения, генератор 8 тактовых импуль

594579- . 6

сов осу1цествляет тактирование .аналого-цифрового преобразователя 2 еле- i дящего уравновешивания и коммутаторов 7.1-7.п. Измеряемое напряжение

и

;

д. поступает на вторые входы компараторов 7.1-7,п и на информационный вход аналого-цифрового преобразователя 2, с выхода которого формирует- IQ ся последовательный код приращений, которьм поступает на информационный вход смесителя 3. Первый вход каждого из компараторов 7.1-7.П соответственно соединен с источниками 6.1-6,п J5 опррных напряжений, настроенных на соответствуюш 1е уровни фиксированного напряжения U ,..,.

При пересечении входным измерительным сигналом и. фиксированного 20 уровня ифу| в момент тактового импульса срабатывает первый компаратор 7.1, с выхода которого формируется сигнал S1 (фиг.1,2а,б). Этот сигнал поступает на первый управляющий вход сме- ,25 сителя 3, запрещая в этот момент времени вьщачу очередного приращения и разрешая выдачу маркерного сигнала Ml с селектирующим признаком, отличным от того, который принят для пе- ЗЮ редачи приращений других маркерных сигналов. В этот же момент времени . сигнал S1 поступает на первый управляющий вход блока элементов ИЛИ 4, разрешая выдачу с выхода блока 4 па- JJ раллельного кода, соответствующего буферному регистру 5.1. В этот же момент времени сигнал S1 поступает че- .сез элемент ИЛИ 9 на управляющий-- вход аналого-цифрового преобрйзова- 40 теля 2, разрешая занесение в его реверсивный счетчик параллельный код с выхода блока элементов ИЛИ 4, который соответствует значению кода в буферном регистре 5,1. При пе- 45 ресечении входным сигналом U напряжения фиксированного уровня U лу в момент тактового импульса формируется с выхода второго компаратора 7.2 сигнал S2, который (по аналогии 50 с сигналом S1) поступает на второй уп-т... равляющий вход смесителя 3, запрещая вы- ; дачу очередного кода приращения и разрешая выдачу .маркерного сигнала М2 с селектирующим признаком, отличным 55 от того, который принят для передачи приращений и других маркерных сигналов. Этот же сигнал S2 поступает на блок элементов ИЛИ 4, разрешая выдачу параллельного кода, соответ10

15

20

ствующего буферному perncTt y 5,2, код которого соответствует второму уровню фиксиро.ванного напряжения U В этот же момент времени сигнал S2 поступает через элемент liTIH 9 на управляющий вход .аналого-цифрового преобразователя 2 следящего уравновешш- вания, разрешая занесение параллельного кода в реверсивньт счетчик преобразователя 2 с выхода блока элементов ИЛИ 4, причем этот код равен содержимому . буферного регистра 5.2 и соответствует второму уровню фиксированного напряжения U .

Аналогичным образом происходит функционирование передающей стороны устройства и при пересечении входным сигналом и других уровней фиксированного напряжения.

На фиг. показаны эпюры формирования сигнала S1 при пересечении входным сигналом напряжения фиксированного уровня и ф,. На фиг.2а,в показаны эпюры формирования сигнала 25 S2 при пересении входным сигналом напряжения фиксированного уровня U ф .

-На фиг.2а,г показаны эпюры формирования сигнала S3 при пересечении входным сигналом напряжения фиксированного уровня U(f,,j. На фиг,2а,д по- - казаны эпюры, поясняювше процесс формирования смешанной кодовой последовательности приращений и маркерных сигналов. Таким образом, на выходе 35 смесителя 3 .формируется смепданная последовательность символов приращений (О и 1) и маркерщ.1х сигналов (например. Ml, М2, МЗ). Описанная кодовая последовательность информаци- 40 онных символов (0,1, Ml, М2, МЗ) поступает в канал 10 связи (Фиг.1 и )7 из которого поступает на селектор 12, где осуществляется вьщеленне и формирование маркерных сигналов 45 Ml,...,Мп и сигналов S1, S2,...,Sn, а также выделение импульсов сложения и вычитания, соответствующим импульсам кода приращений (1 или 0) и поступающим из канала связи. В ис- 50 ходком состоянии, при включе1-ши, на реверсивном счетчике 16 происходит преобразование последовательного инкрементного кода в параллельный код, соответствующий значен-ию 55 полномерной- выборки. С приемом и .селекцией первого маркерного сигнала Ml (фиг.2д) и с формированием сигнала S1 происходит разрешение выда

1594579- 8

чи с выхода блока элементов ИЛИ 15 информации, соответствующей первого буферному регистру 14.1, значение кода в котором соответствует первому уровню фиксированного напряжения U,,- В этот же момент времени сигнал S1 поступает на вход элемента ИЛИ 13 , с выхбда которого формируется сигнал разрешения занесения параллельного кода в реверсивный счетчик 16 с параллельного выхода блока элементов ИЛИ 15, Аналогичным образом происходит функционирование приемной стороны устройства при приеме и селекции других маркерных сигналов (М2, МЗ,...,Мп). При этом в реверсивный счетчик 16 заносится параллельньш код соответствующий выбранным фиксированным уровням напряжения о Значению 7 фиксированного уровня U,,соответствуют маркерный сигнал Ml, сигнал S1 и код буферного регистра 14.1 . Значению фиксированного уровня V соответствуют маркерньй сигнал М2, сигнал S2 и код буферного.регистра 14.2. Ана- логичное соответствие имеет место и для других значений напряжений фик- сированного уровня U,; , маркерных 30 сигналов М., сигналов S и кода буферного регистра 14.1. Таким образом . на приемной стороне происходит формирование отсчетов на реверсивном счетчике 16, При этом отсчет на реверсивном счетчике формируется с при-ёмом каждого двоичного символа приращений, а также с нриемом каждого маркерного сигнала, причем каждому типу маркерного сигнала соответствует свой уровень фиксированного напряжения и кода в буферном регистре.

Таким образом., предлагаемое устройство позволяет уменьшить динамическую погрешность как от перегрузки по крутизне входного сцгнала,, так и от накоплений ошибок в канале связи. Формула изо. б-ретенйя

Устройство дня цифровой передачи и приеме, непрерывного сигнала, содержащее на передающей стороне первый, источник опорного напряжения, выход которого подключен к первому : информационному входу первого компаратора, второй информационный вход которого объединен с информационным входом с.налого-цифрового преобразователя и является входом устройства, генератор импульсов, выход которого

-ёмом каждого двоичного символа приращений, а также с нриемом каждого маркерного сигнала, причем каждому типу маркерного сигнала соответствует свой уровень фиксированного напряжения и кода в буферном регистре.

Таким образом., предлагаемое устройство позволяет уменьшить динамическую погрешность как от перегрузки по крутизне входного сцгнала,, так и от накоплений ошибок в канале связи. Формула изо. б-ретенйя

Устройство дня цифровой передачи и приеме, непрерывного сигнала, содержащее на передающей стороне первый, источник опорного напряжения, выход которого подключен к первому : информационному входу первого компаратора, второй информационный вход которого объединен с информационным входом с.налого-цифрового преобразователя и является входом устройства, генератор импульсов, выход которого

подключен к тактовому входу первого компаратора и аналого-цифрового преобразователя, выход первого компаратора подключен к первому управляюще- му входу смесителя импульсов, информационный вход которого подключен к выходу аналого-цифрового преобразователя, выход смесителя импульсов - подключен к каналу связи, на прием- ной стороне - селектор импульсов, вход которого подключен к каналу связи, первьй и второй выходы селектора импульсов подключены к одноименньм информационным входам реверсивного счетчика, выходы которого являются информационными выходами устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности передаваемой информации путем уменьшения динамической погрешности, в устройство на передаклдей стороне введены П- компараторов и источников опорного напряжения п буферных регистров, блок элементов ИЛИ, эл(емёнт Щ1И, выходы п-1 источников опорного напряжения подключены к первым информационным входам одноименных комйа раторов, вторые информационные входь которых объединены с информационным. входом аналого-цифрового преобразо- вателя, тактовые входы п-1 компарато

0

0

5

ров объединены с тактовым входом ана-,

- - лого-цифрового преобразователя, выход первого компаратора подключен к первому управляющему входу блока элементов ИЛИ и к первому входу элемента ИЛИ, выход которого подключен к управляющему входу аналого-цифрового преобразователя, выходы п-1 компараторов подключены к одноименным управляющим входам смесителя импульсов и блока элементов ИЛИ и к одноименным . входам элемента ИЛИ, выходы и буферных регистров подключены к одноимен- информационным входам блока элементов ИЛИ, выходы которого подклю- чены к информационным входам группы аналого-цифрового преобразователя, на приемной стороне введены элемент ИЛИ, блок элементов ИЛИ и п буферных регистров, п управляющих выходов селектора импульсов .подключены к одноименным управляющим входам блока элементов ЩШ и через элемент ИЛИ - к управляющему входу реверсивного счетчика, выхода п буферных регистров подключены к одноименным информационным входам блока элементов ИЛИ, выходы которого подкдюче- ны к информационным входам группы реверсивного счетчика.

.-.

Изобретение относится к телеизмерению и может быть использовано при цифровой передаче, регистрации, обработке и восстановлении непрерывных сигналов. Цель изобретения - повышение достоверности передаваемой информации путем уменьшения динамической погрешности. Устройство содержит на передающей стороне 1 аналого-цифровой преобразователь 2 следящего уравновешивания, смеситель 3 импульсных последовательностей, блок элементов ИЛИ 4 с клапанами на входе, буферные регистры 5.1...5.N, источники опорного напряжения 6.1...6.N, компараторы 7.1...7.N, генератор тактовых импульсов 8, элемент ИЛИ 9, канал связи 10, на приемной стороне 11 селектор 12 импульсных последовательностей, элемент ИЛИ 13, буферные регистры 14.1...14.N, блок элементов ИЛИ 15 с клапанами на входе, реверсивный счетчик 16. Устройство позволяет за счет введения нескольких фиксированных порогов опорного напряжения уменьшить динамическую погрешность как от перегрузки по крутизне входного сигнала, так и от накоплений ошибок в канале связи. 10 ил.

11

Фиа

I I r I

LJ.

...

-.-7М- . I ; .mill I I IIM 11

ГТТ IT riTITI I II

Фиг. 2

LI

11 mil i

Mil HI

Bx.,

и.

Вх.д

S I I I I I I I I I I I I I I I I I I I II I I I

I I I I I I I I I

I II 11 I

8х.Уарп

Вых.г Вых.З ФигМ

II

11

Фиг.6

11U1 Ui UE-roUolJi LJoLJi U Т trn

m m .-

fpiт mm

n

sr

/tf 0 0 7 7 лгг / с/

0ifa.y

n

sr

(.

fflJoUtUr

д foUoL

JTLJrL

JIL

-JoUouLf -ff

«2

J7L

MJoi

Ж

ж.

Фц,Ю