Устройство для циклического опроса инициативных сигналов Советский патент 1990 года по МПК G06F9/48 

31599858

обработки вектора прерывания и колк- чество обрабатьшаемых инициативных сигналов, а за счет получения сигнала

4

прерьшания по изменению входного сигнала получить информацию о динамике ; функционирования объекта. 1 ил.

Изобретение относится к вычислительной технике и предназначено для использования в системах управления технологическими процессами. Целью изобретения является повышение быстродействия. Устройство содержит счетчики 1,7, коммутатор 2, триггеры 3, 8, 13, элемент НЕ 4, элемент И-НЕ 5, элемент И-ИЛИ 6, счетчик 7, блок 9 памяти, узел 10 поразрядного сравнения, шинный формирователь 11, мультиплексоры 12, 14. Изобретение дает возможность увеличивать скорость обработки вектора прерывания и количество обрабатываемых инициативных сигналов, а за счет получения сигнала прерывания по изменению входного сигнала получить информацию о динамике функционирования объекта. 1 ил.

Изобретение относится к вычислительной технике и предназначено для использования в системах управления технологическими процессами, цен- тральным ядром которьк является мик- ро ЭВМ или микропроцессор.

Целью изобретения является повы- шение быстродействия устройства.

На чертеже приведена структурная схема устройства.

Устройство содержит счетчик 1, коммутатор 2, триггер 3, элемент НЕ 4, элемент И-НЕ 5, элемент И- ИПИ 6, счетчик 7, триггер 8, блок 9 памяти, узел 10 поразрядного сравнения, шинный формирователь 11, мультиплексор 12, триггер 13, мульти- плексор 14, вход 15 сброса устройства, тактовьм вход 16 устройства., запросные входы 17 устройства, выход 18 прерьшания устройства, информа- , ционные выходы 19 устройства, вход 20 опроса устройства.

Устройство работает следующим образом.

При включении питания по сигналу предварительной установки на входе 15 устанавливаются в нулевое состояние счетчик 1, счетчик 7, триггер 13 И триггер 8.

Сигнал О с вькода мультиплексора 12 поступает на вход триггера 3 и разрешает установку его в нулевое состояние передним фронтом импульса с BXiOAa .16, По окончании сигнала на входе 15 импульсы с входа 16 запускают через элемент 5 счетчик 7. На информационные входы блока 9 поступа ет восемь первых разрядов информации через коммутатор 2, соответствуюй(их адресу группы на счетчике 1. Тот же адрес группы устанавливается на адре ных входах блока 9. В момент времени определяемый появлением заднего фронта восьмого сигнала на входе 16, со счетчика 7 поступает сигнал записи на вход блока 9, обеспечивающий за- пись информации в ячейдсу блока 9. По переднему фронту следующего импульса с хвода 16 снимается сигнал записи

в блоке 9, через элемент 6 сбрасывается счетчик 7 и в счетчик 1 заносится следую1чий адрес группы, поступающий на адресные входы блока 9 и коммутатора 2. На информационные входы блока 9 поступает восемь вторых разрядов информации через коммутатор 2. Затем процесс повторяется аналогично описанному, переключая счетчик его переполнения. При этом сигнал переполнения с выхода счетчика 1 устанавливает триггер 8 в единичное состояние, разрешив .работу мультиплексора 12. Описанньй цикл является установочным. Он выполняется один раз при включении устройства, обеспечивая запи.сь в блок 9 исходного состояния входных инициативных сигналов. При его выполнении устройство не формирует запроса прерываний.

Во втором и последующих циклах описанный процесс повторяется. Однако, кроме записи информации в блок 9 с вькодов счетчика 7, на мультиплексор 12 последовательно вьщаются коды адреса опроса выходов узла 10 поразрядного сравнения, на котором осзтцест вляется сравнение инициативных сигналов, поступивших через коммутатор 2, с их состоянием, записанным в блоке 9 в предьщущем цикле. При несравнении на соответствующем выходе узла 10 -поразрядного сравнения появляется уровень 1 и-при подаче со сдатчика 7 соответствующего данному выходу адреса опроса на выходе мультиплексора 12 появляется сигнал, взводящий триггер3j который формирует запрос прерьшания на выход 18 и взводит триггер 13, который через элемент 5 останавливает счетчик 7. По получении запрора прерьшания центральный процессор формирует сигнал опроса на-вход 20,по фронту по явления низкого уровня которого сбрасывается .триггер Зи на выходы 19 с шинного форми- рователя 11 поступает байт информации, который состоит из кода номера группы входных сигналов (4 разряда), кода номера инициативного сигнала в

данной группе (3 разряда) и кода, определяющего направление вектора, изменения ини1щативного сигнала (1 разряд), формируемого на мультиплексоре 14, появлением на его выходе соответствующего логического сигнала. По фронту появления высокого уровня сигнала на входе 20 переходит в нулевое состояние триггер 13, разре- щая работу через элемент 5 счетчика 7., В дальнейшем процесс повторяется аналогично. .

159

Формула изобретения

Устройство для циклического опроса инициативных сигналов, содержащее первый счетчик, коммутатор, первый триггер, элемент НЕ, отичаю- щ е е с я тем, что,-с целью повы-J шения быстродействия, в устройство введены второй и третий триггеры, узел поразрядного сравнения, элемен И-ЮШ, шинный формирователь, два мултиплексора, элемент И-НЕ, второй ;счетчик и блок памяти, информационные входы которого соединены с выходами коммутатора, с информационными входами первого мультиплексора и с первой группой входов узла поразрядного сравнения, выходы которого соединены с информационными входами второго мультиплексора, вторая группа входов узла поразрядного сравнения соединена с вькодами блока памяти, вход разрешения запис.и которого соединен с выходом последнего разряда первого счетчика и с первым входом элемента И-ШШ, выходы с первого до предпоследнего группы выходов первого счетчика соединены с первой группой информационных входов

.

to

15

ть599858

шинного формирователя и с адресным$1 входами м льтиплексоров, выход первого мультиплексора соединен с информационным входом шинного формирователя, вторая группа информационных

входов которого соединена с адресны-

ми входами коммутатора, и блока памяти и с вькодами второго счетчика, , выход переполнения которого соединен с единичным входом первого триггера, инверсный выход которого соединен с управляю1 им входом второго мультиплексора, выход котрого соединен с информационным входом второго триггера, вход сброса которого соединен .с управляющим входом шинного формирова- тяля, с тактовым входом третьего триггера и с входом опроса устройства, тактовьй вход которого соединен с вторым входом элемента И-ИЛИ, с первым входом элемента И-НЕ и с тактовым входом второго триггера, прямой выход которого является выходом пре- рьшания устройства и соединен с ин- формахщонным входом третьего триггера, инверсньй выход и установочный вход которого соединен соответственно с вторым входом элемента И-НЕ и с ин- вёрсньм выходом второго триггера, выход эллемента И-НЕ соединен со счет- ньм входом первого счетчика, выход элемента И-ШШ соединен с входом сброса первого счетчика и со счетным ,, входом второго счетчика, вход сброса

20

25

30

40

которого соединен с входом сброса устройства, с третьим к четвертым вxoдa и элемента И-ИЛИ и через элепс мент НЕ - с входами сброса первого и третьего триггеров, выходы шинного формирователя являются группой ин- формащюнных выходов устройства, информационные входы коммутатора являются закрытьв-ш входами устройства.