Устройство для обмена данными в вычислительной сети Советский патент 1990 года по МПК G06F13/12 

СП

ос

О5 4ib

содержа01ее процессор 1, -системный контроллер 2, блок приоритетного прерывания, блоки постоянной и оперативной памяти, генератор 6 тактовых импульсов, блок 7 синхронизации связи, дешифратор управления, блок анализа состояния, введены блок 22 контроля времени ожидания ответа, блок 23 контроля времени связи, блок контроля времени ожидания обмена, блок шинных формирователей и элемент И. 6 ил.

Изобретение относится к вычислительной технике и может быть использовано в локальных вычислительных сетях в качестве устройства для обмена данными между локальными станциями сети и вычислительными средствами каждой локальной станции. Целью изобретения является расширение области применения и повышение достоверности функционирования сети за счет обеспечения возможности инициализации процедуры обмена и контроля передачи данных. Поставленная цель достигается тем, что в устройство, содержащее процессор 1, системный контроллер 2, блок приоритетного прерывания, блоки постоянной и оперативной памяти, генератор 6 тактовых импульсов, блок 7 синхронизации связи, дешифратор управления, блок анализа состояния, введены блок 22 контроля времени ожидания ответа, блок 23 контроля времени связи, блок контроля времени ожидания обмена, блок шинных формирователей и элемент И. 6 ил.

Изобретение относится к вычислительной технике и может быть использовано в локальных вычислительных сетях в качестве устройства для обме- на данными мезкду локальными станциями сети и вычислительными средствами каждой локальной станции.

Целью изобретения является расширение области применения устройства и повьш1ение достоверности функционирования сети за счет обеспечения контроля передачи данных и возможности инициализации процедуры обмена.

На фиг.1 и 2 приведена структур- ная схема устройства для обмена в вы числительной сети; на фиг.З - пример реализации блока контроля времени ожидания ответа; на фиг.4 - то же, блока контроля времени связи;на фиг .5 то же, блока контроля времени ожидания обмена; на фиг.6 - то же, блока птнных формирователей.

Устройство для обмена данными в вычислительной сети (фиг.1-2) содержит процессор 1, системный контроллер 2, блок 3 приоритетного прерывания, блоки постоянной 4 и оперативной 5 памяти, генератор 6 тактовых импульсов, блок 7 синхронизагщи свя- зи, дешифратор 8 управления, блок 9 анализа состояния канала, группу Ю адресных выходов, в том числе первого 10.1 и второго 10.2 разрядов, двенадцатого 10.3, тринадцатого 10.4 четырнадцатого 10.5 и пятнадцатого 10.6 разрядов, выходы управления 11. чтением, 11.2 записью и 12 синхронизации процессора, шину 13 данных устройстпа, информационную.связь 14, первый-пятый 15.1, 15.2, 16-18 выходы генератора 6 тактовых импульсов, шину 19 начальной установки, внешнюю интерфейсную магистраль 20, первый разряд 21.1, второй разряд 21.2 группы 21 выходов блока 9 анализа состояния канала, блок 22 контроля времени ожидания ответа, блок 23 контроля времени связи, блок 24 конт

5

0

5 0

Q д о

5

роля времени ожидания обмена, блок 25 шинных формирователей, элемент И 26, первый-третий 27, 28.1, 28.2 выходы блока 22 контроля времени ожидания ответа, шину 29 адреса,первый 30.1 и второй 30.2 выходы блока 23 контроля времени связи, выход 31 блока 24 контроля времени ожидания обмена, группы выходов адресных 32, управления 33 и входов-выходов данных 34 блока 25 шинных формирователей, выход 35 подтверждения ожидания процессора 1,выходы чтения 36.1 и записи 36.2 системного контроллера 2, выход 37 подтверяздения приема запроса прерывания системного контроллера 2, группу 38 входов-выходов данных блока 3, выход 39 запроса на преры-. вание блока 3, выход 40 установки генератора 6, выход 41 блока 7 синхронизации связи, первый 42, второй 43.1,третий 43.2, четвертый 44 и пятый 45 выходы дешифратора 8,группу 46 управляющих выходов устройства, управляю1ций выход 47 блока 9, вход- выход 48 данных устройства, вход 49 блокировки ответа устройства, пер- .вый 50.1, второй 50.2, третий 50.3 разряды группы входов 50 устройства, старшие разряды 51, шину 52 ответа внешней интерфейсной магистрали 20.

Блок 22 контроля времени ожидания ответа (фиг.З) содержит триггер 53, первый 54, второй 55 элементы И, элементы И-НЕ 56, 57, диод 58 и конденсатор 59.

Блок 23 контроля времени связи (фиг,4) содержит первый 60 и второй 61 триггеры, таймер 62, элемент НЕ 63, транзистор 64, конденсатор 65, резисторы 66 и 67. )

Блок .24 контроля времени ожидания обмена (фиг.5) содержит таймер 68, элемент НЕ 69, транзистор 70, конденсатор 71, резисторы 72 и 73.

Блок 25 шинньпс формирователей (фиг.6) содержит первый 74 и второй

75 блоки магистральных элементов, первый 76 и второй 77 магистральные элементы.

Процессор 1 предназначен для управления обменом данными и управляющей информацией в устройстве в соответствии с заданным сетевьм протоколом и обработки сигналов прерывания от блоков контроля.

Системньй контроллер 2 предназначен для сохранения информации о работе, выполняемой процессором 1 в течение машинного цикла, а также для управления отдельными элементами системы устройства.

Блок 3 предназначен для обеспечения организации обмена информацией в режиме прерывания от блоков контроля устройства и в процессе приема информации. Блок 3 позволяет осуществлять простой приоритетный режим пре- рыванн(я, при реализации которого всем входам запросов на прерывание присваиваются фиксированные приоритеты.

Постоянное запоминающее устройство 4 предназначено для хранения программ, определяющих работу устройства при обмене данными в .вычислительной сети.

Оперативное запоминающее устройство 5 предназначено для хранения текущей передаваемой и принимаемой информации, В ОЗУ 5 подразумевается несколько зон. Распределение информации по зонам может быть следукицим:

зона конфигурации вычислительной сети, включающая список собственных адресов устройств для обмена данными, аналогичных заявляемому, которые подключаются к локальной сети;

зона байтов состояния канала, передачи, приема, завершения приёма;

зона рабочих ячеек;

зона буфера передачи в канал связи

зона буфера.приема из канала свя- зиу

зона дополнительного буфера приема из канала: связи, . Генератор 6 тактовых импульсов предназначен для формирования двух непересекающихся во времени последовательностей тактовьпс импульсов, необходимых для работы процессора 1, синхронизации выдачи на процессор 1 сигналов сброса и готовности, а такж

10

20

5

формирования стробирующих сигналов состояния и синхронизации.

Блок 7 предназначен для формирования сигнала готовности на основе входных управляющих сигналов от элементов устройства.

Дешифратор 8 предназначен для формирования сигналов управления элементами устройства.

Блок 9 предназначен дпя управления работой элементов устройства для обмена данными и связанного с ним приемопередатчика с учетом состоя- J5 ния канала (наличия или отсутствия в нем информации),

Блок 22 предназначен для обеспечения контроля работоспособности приемопередатчика по времени ожидания от него ответа процессором 1, а также для формирования сигналов управления приемопередатчиком, блоком 7 синхронизации связи и блоком 3 приоритетного прерьгаания.

Блок 23 предназначен для контроля отказа передатчика по непрерывной генерации данных в линию связи (превышение допустимого времени связи),

Блок 25 предназначен для управления вьщачей и обменом соответственно адресных, управляющих сигналов и данных с учетом входных сигналов управления.

Устройство работает следующим образом.

Обмен информацией в сети между локальными станциями организован в виде циклов, под которыми понимается процедура передачи в канал свя- 0 зи одной посылки информации (сообщения) , Несколько взаимосвязанных циклов образуют процесс передачи, который в общем случае организуется по асинхронному принципу. Это означает, что на посылаемые в канал связи вызовы устройство должно получать ответы, Прк обмене данными между локальными станциями в сети реализуется, например, интерфейс ИРМ 0 (ГОСТ 26139-84, Интерфейс для АСУ рассредоточенными объектами), В этом случае передача информации между локальными Станциями осуществялется посредством ограниченного набора байтов, порядок следования которых устанавливается форматом сообщения. Устройство может выполнять несколько сетевых функ1щй, код которых задается в формате сообщений байтом, содержащим.

0

S

S

5

информацию о виде сообщения, признаке занятости локальной станции, типе формата сообщения, признаке по 1 вторения передачи.

Локальной станцией могут выполняться следующие функции, которые о ределяют ее место на соответствующе уровне передачи управления в сети: прием - ответ, централизованное управление.

При выполнении соответствующей . функции локальная станция считается активной относительно этой функции. В зависимости от функций, выполняв- мых устройством в данный момент времени, различают три следующих типа состояний локальных станций: управляемая подсистема; инициативная управляющая подсистема; ведущая подсистема,

Переходы между состояниями локалных станций осуществляются в соотвествии с принятым алгоритмом обмена данными в сети. В состоянии Управляемая подсистема осуществляется прием адресованных устройству сообщений и формирование ответных сообщений в соответствии с кодом реализуемой сетевой функции. В состоянии Инициативная управлякщая подсистема устройства могут принимать управление обменом по каналу связи, формировать и передавать, сообщения, принимать и анализировать ответные сообщения, а также возвращать управлние по окончании процесса передачи. В состоянии Ведущая подсистема устройство осуществялет координацию работы всех устройств, подключенных к каналу связи. При этом ведущее устройство может передавать управление другому устройству и контролировать работу инициативного управляющего устройства. Координация взаимодействия локальных станций сети осуществляется ведущим устройством сети путем выполнения функций передачи и возврата управления. При передаче .управления ведущее устройство назначает одно из числа имеющихся в сети активным управляющим устройством для передачи сообщения. Дпя этого ведущее устройство направляет выбранной локальной станции сообщение Передача управления каналом. После приема сообщения выбранная станция может вьшолнять один цикл обмена в одной процедуре передачи. По

0

5

0

5

0

5

0

5

0

5

окончании процесса передачи инициативная управляющая станция вьтолняет функцию возврата управления, для чего она направляет ведущему устройству сообщение Возврат управления каналом. Передача управления может ocy-j ществляться только по инициативе ведущей системы. Процедура передачи данных осуществляется при выполнении сетевой функции Запись. При этом ведущее устройство или инициативное управляющее устройство формирует посылку в канал связи сообщения с функцией Запись, ко.торое адресуется конкретной-локальной станции. Адресуемое устройство производит опознавание собственного адреса в сообщении и выдает в канал связи сообщение Подтверждение приема сообщения. После выдачи сообщения вы- давщее его устройство осуществляет программный отсчет контрольного интервала времени в ожидании ответного сообщения. При отсутствии ответа по истечении контрольного интервала передающая станция осуществляет, трехкратную повторную передачу того же сообщения. В случае отсутствия ответа после трехкратной пересыпки адрес уемое устройство считается отка- завщим. Во время обмена с адресуемым устройством ведущая станция выполняет функцию пассивного приема сообщений.

Основными режимами работы устройства являются начальный запуск и прием-передача (обмен) данных.

В режим начального запуска система переходит при поступлении с интерфейсной магистрали 20 по шине 19 сигнала установки на вход генератора б тактовых импульсов,с выхода 16 которого сигнал поступает на вход начальной установки микропроцессора 1. При этом обнуляются его программный счетчик команд, внутренние триггеры разреше;ния прерывания и захва- т.а гаин. После этого процессор 1 переходит к реализации программы начального запуска. По сигналу с выхода 40 генератора 6 тактовых импульсов элементом И 55 формируется низкоуровневый сигнал Сброс приемопередатчика, который с выхода 27 поступает на одноименную линию шины 46 для перевода приемопередатчика в исходное состояние. В процессе выполнения программы начального запу

ска в ОЗУ 5 происходит очистка списка адресов локальных станций, байтов состояния, сброс байтов готовности, настройка блока 3 приоритетного прерывания, после чего устройство считается готовым к обмену информацией.

Далее устройство осуществляет реализацию процедур по обмену информацией с модулями ввода-вьшода, подключенными к нему через магистраль 20, с -другими локальными станциями через канал связи. При этом контрогшрует- ся работоспособность собственных средств передачи информации и других станций в сети (в частности, ведущей В локальной вычислительной сети только одно устройство может быть ведущим и осуществлять управление каналом . Все остальные устройства, входящие в сеть, являются пассивными и активизируются после передачи им управления. Любое устройство, входящее в сеть, осуществляет анализ информации, циркулирующей в канале свя зи, с целью обнаружения адресованного ему сообщения. Вьтолнение этой функции реализуется следующим образом.

В случае наличия информации в канале связи одна из линий группы 51 входов блока 9 анализа состоя шя канала возбуждается, что приводит к формированию сигнала прерывания на линии 21.1, который поступает на вход блока 3, что вызывает на его выходе 39 формирование сигнала прерывания, который подается на одноименный вход процессора L, Процессор 1 на шине 14 формирует код слова состояния, а на выходе 11.1 - сигнал Чтение. Это вызывает формирование на выходе 37 системного контроллера 2 сигнала подтверждения прерывания, поступающего на одноименный вход блока 3. Кроме того, сигнал с выхода 37 сис- Teivflioro контроллера 2 подается на вход блока 22. Блок 3 по щине 38 на шину 13 данных устройства выдает команду вызова программы обслуживания данного прерывания. По сигналу же подтверждения прерывания с выхода 37 системного контроллера 2 в блоке 22 осуществляется формирование сигнала, который с выхода 28.2 поступает на вход блока 7 и на его выходе формирует сигнал готовности, поступающий на вход генератора 6. На выходе 17 генератора формируется одно

10

15

20

), - 25

:59986А О

именньп сигнал, uocтyпaющIiй на вход готовности процессора 1. После этого процессор 1 счнтьшает команду вызова и приступает к выполнению об- служивающей программы. При обращении к приемопередатчику по адресу, выставленному на шине 10 процессором 1, дещифратором 8 управления формируется на выходе 43.1 сигнал обращения к внутренним элементам системы, после чего блоком 9 анализа состояния канала вьфабатьтается сиг- нал чтения регистра состояния приемопередатчика. Сигнал с выхода 43.1 депшфратора 8 управления, кроме того, поступает на блок 22 связи. На выходе элемента И 5 формируется высокий потенциал (так как в режиме обмена сигнал на входе 49 имеет высокий уровень). В случае превыщения времени ожидания ответа от приемопередатчика на сигнал обращения к нему процессора 1 происходит заряд конденсатора 59 и на выходе элемента 56 формируется сигнал низкого уровня, устанавливающий триггер 53 в единичное состояние, что вызывает формирование на его единичном выходе высокоуровневого сигнала прерывания, который с выхода 28.1 блока 22 поступает на блок 3. После этого устройство переходит к обслуживанию постуш в- щего запроса на прерывание. Сигналом подтверждения прерывания с выхода 37 системного контроллера 2 триггер 53 устанавливается в нулевое состояние. Сигнал обращения к внутренним элементам устройства, поступающий с линии грз ппы 43 входов блока 7 синхронизагщи связи вместе с сигналом готовности приемопередатчика, поступающим по линии 50.2, вызывают форГ Шровапие на выходе 41 блока 7 синхронизации связи сигнала готовности приемопередатчика для обмена, который поступает на вход генератора 6 тактовьк импульсов. Это, в свою очередь, вызывает формирование генератором на выходе 17 импульсов, постзтлаюищх на вход процессора 1. После этого процессор 1 считывает состояние приемопередатчика и данные от него.

После выбора адресованного сообщения устройство контролирует правильность приема сообщения и кода функции. При неправильном приеме информации система переходит к вьтолнению .

30

35

40

45

50

55

алгоритма анализа состояния канала связи. Если же информация принята правильно и получено сообщение с кодом функции Запись, то устройство осуп(ествляет анализ занятости буфера приема из канала связи. Если буфер свободен, то устройство осуществляет передачу в канал ответного сообщения с кодом Подтверждение и установленным признаком готовности по приему. Передача информации от заявляемого устройства в канал связи осуществляется аналогично приему. Меняется только направление передачи путем формирования процессором 1 соответствующих адресных разрядов на шине 10 и сигнала Запись на выходе 11.2, поступающего на системный контроллер 2, который вырабатывает управляющие сигналы блоком 9 анализа состояния канала. При приеме информации из канала и ее передаче блоком 22 непрерывно осуществляется контроль работоспособности приемопередатчика по заданному времени ответа от него. Если буфер приема из канала связи занят, то устройство передает в канал связи ответное сообщение с признаком занятости буфера и переходит к реализации алгоритма анализа состояния канала связи. Поскольку в каждом устройстве, входящем в сеть, задается собственный код времени ожидания перехода в ре-: жим ведущего устройства, то при отсутствии информации в канале связи по истечении интервала времени ожидания, отслеживаемого программ но, осуществляется переход к реализации программы ведущего устройства. При выполнении программы ведущего устройства организуется передача управления каждой локальной станции,входящей в список конфигурации сети, хранящийся в соответствующей зоне ОЗУ 5, и контролируется информация из канала связи. Если в канале связи информация отсутствует, то есть ни одна из локальных станций сети не отвечает на передачу управления, то ведущее устройство снимает с себя функции ведущего и переходит к реализации программы анализа состояния канала связи аналогично описанному выше. При этом программа анализа состояния канала связи выполняется до тех пор, пока в канале не появится информация либо не истечет интер0

0

5

вал времени ожидания перехода к функции ведущего. Если в канале связи присутствует информация с кодом функции передачи управления, то устройство формирует в ответ код функции возврата управления и переходит на выполнение программы инициативной управляющей или управляемой системы.

Организация связи устройства с модулями ввода-пывода, подключенными к нему через магистраль 20,осуществляется следующим образом.

Процессор 1 на шине 10 формирует

, адрес обращения к соответствующему модулю ввода-вывода. При этом передаются; высокие потенциалы соответственно на входы 10.2-10.5, что вызывает формирование на выходе 43.2 дешифратора 8 управления низкоуровневого сигнала обращения к внещним элементам, который управляет блоками 25 щинных формирователей и 7 синхронизации связи. В зависимости от выполняемой процессором 1 операции по приему или вьщаче информации в модули ввода-вывода на соответствующих его выходах (11.1 или 11.2) формируются сигналы управления, на основании которых системным контроллером 2 определяется направление передачи информации и вырабатываются на выходах 36.1 или 36.2 одноименные сигналы управления, поступающие на входы блока шинных формирователей, инициируя : при этом передачу или прием информации в/из модулей ввода-вьгоода. После идентификации сигнала обращения устройство ввода-вывода, распознавшее его, формирует сигнал Ответ, который по линии 52 интерфейсной магистрали 20 поступает на вход блока 7 синхронизации связи. При этом на его выходе формируется сигнал готовности, который поступает на соответствующий вход генератора 6 и инициирует формирование на его выходе 17 сигнала готовности, который поступает на одноименный вход процессора 1,

д оповещая его о возможности считывания (вьщачи) данных с/на шину 13 данных. При передаче данных в канал связи устройство осуществляет контроль работоспособности передатчика путем отслеживания продолжительности кванта передачи. Информация о начале работы передатчика поступает в систему по линии 50.3 группы входов 50 приемопередатчика. Если время работы передат0

5

0

5

5

1-

чика превысит допустимое время цикла передачи информации, то конденсатор 65 успеет зарядиться до высокого уровня сигнала, превышающего уровень срабатывания таймера 62 по пороговому входу. На выходе таймера сформируется импульс низкого уровня, длительность которого определяется временем разряда конденсатора 65. Сформированный низкоуровневый сигнал с выхода 30.2 блока 23 контроля времени связи поступает на вход .блока 22 и вызывает формирование сигнала Сброс приемопередатчика. Кроме того, импульс с выхода таймера 62 инвертируется элементом НЕ 63 и поступает на синхро- вход триггера 61, устанавливая его в нулевое состояние и формируя тем самым на выходе 30.1 блока 23 сигнал прерывания процессора 1 по превышению передатчиком допустимого времени передачи в канал связи. Работа системы по обслутшванию прерывания происходит аналогично описанному вы ше. После восприятия сигнала прерывания процессор 1 переходит к выполнению программы обслуживания данного типа прерываний.

Если же время работы передатчика не превысило допустимое, то никакие сигналы блоком 23 не формируются и устройство функционирует в соответствии, с программами, хранимыми в блоке 4 ПЗУ, и информацией, записанной в соответствующих зонах ОЗУ 5.

Кроме описанного вида контроля в устройстве реализован контроль времени ожидания очередного цикла обмена по каналу связи. По окончании работы передатчика на линии 56.3 устанавливается сигнал низкого уровня, инвертируемый элементом НЕ 69 блока 24. Сигнал высокого уровня с выхода элемента НЕ 69 поступает на вход пуска таймера 68 и базу транзистора 70. Конденсатор 71 начинает заряжаться. Время его заряда рассчитано на время начала очередного цикла обмена информацией по каналу связи заявляемой системы с другими станциями. Если очередной цикл обмена будет инициирован несвоевременно, например возник тупик прк организации взаимодействия между локальными станциями сети, то конденсатор 71 успеет зарядиться до порогового уровня и на выходе таймера 68 будет сформирован низкоуровне9864

10

15

вый сигнал прерывания, поступающий с выхода 31 блока 24 контроля времени ожидания обмена на вход блока 3 приоритетного прерывания. Обслужива-: ние данного запроса на прерывание осуществляется так же, как было.описано выше. В том случае, когда очередной цикл обмена начинается своевременно, с включением передатчика изменяется уровень сигнала на линии 50.3 и блок 24 не формирует сигнал прерывания.

Формула изобретения

25

20

30

Устройство для обмена данными в вычислительной сети, содержащее процессор, системный контроллер, блок приоритетного прерывания, блою постоянной и оперативной памяти, генератор тактовых импульсов, блок син- хронизагщи связи, дешифратор управления, блок анализа состояния канала, причем группа адресных выходов процессора соединена с одноименныьш входами группы блоков постоянной и оперативной памяти, выход первого разряда группы адресных выходов процессора соединен с одноименным входом блока приоритетного прерывания, , вЬЕХоды первого и второго разрядов группы адресных выходов процессора соединены с одноименными входами бло- ка анализа состояния канала, выходы двенадцатого и тринадцатого разрядов группы адресных выходов процессора соединены с первым и вторым соответственно входами дешифратора, выходы управления чтением, записью и синхронизации процессора соединены соответственно с входами чтения, записи системного контроллера и с входом синхронизации генератора тактовых им- д5 пульсов, первый вход-выход данных сиг стемного контроллера через одноименную шину соединен с входаьга-выходами данных блоков постоянной памяти, оперативной памяти, приоритетного прерывания и входом-выходом данных устройства, второй вход-вьшод данных системного контроллера соединен с входом-выходом данных процессора, выходы с первого по пятый генератора соединены соответственно с первым и вторым синхровходами, входами сброса и готовности процессора и входом синхронизации системного контроллера, выход второго разряда кода прерывания

35

40

50

55

группы выходов блока анализа состояния соединен с входом третьего раз ряда запроса прерывания блока приоритетного прерывания, вход начальной установки генератора тактовых импульсов соединен с одноименной шиной . внешней интерфейсной магистралью и является входом устройства, отличающееся тем, что, с целью расширения области применения и повышения достоверности функционирования сети путем обеспечения возможности инициализации процедуры обмена и контроля передачи данных, в него введены блоки контроля времени ожидания ответа, контроля времени связи, контроля времени ожидания обмена, шинных формирователей и элемент И, причем выходы с первого по третий блока контроля времени ожидания ответа соединены соответственно с выходом сброса устройства, с входом первого разряда запроса прерывания блока приоритетного прерьшания и с первым информационньм входом блока сихронизации связи,.первый и второй выходы блока контроля времени связи соединены соответственно с входом чет- вертого разряда запроса прерывания . блока приоритетного прерывания и первым информационным входом блока контроля времени ожидания ответа, выход блока контроля времени ожидания обмена соединен с входом пятого разряда запроса прерьшания блока приоритетного прерывания, выходы адреса, входы-выходы данных и выходы управления блока шинных формирователей яв- . ляются входами-выходами устройства, выход подтверждения ожидания процес-сора соединен с вторым информационным входом блока контроля времени ожидания ответа, выход чтения системно-

го контроллера соединен с первым входом режима блока шинных формировате- лей, входом чтения блока постоянной памяти, входом чтения блока анализа состояния и входом чтения приоритетного прерывания, выход записи системного контроллера соединен с вторы входом режима блока шинных формирователей и входами записи блоков оперативной памяти, анализа состояния канала и приоритетного прерывания, выход подтверждения прерывания сие- темного контроллера соединен с третьим информационным входом блока контроля времени ожидания ответа и.дхй;

0

5

0

5

0

5

0

45

50

55

дом подтверждения прерывания блока приоритетного прерывания, выход запроса прерывания которого соединен с одноименным входом процессора, выход установки генератора тактовых импульсов соединен с четвертым информационным входом блока контроля времени ожидания ответа, первый выход дешиф- ратора соединен с управляющим входом блока приоритетного прерьшания, второй выход дешифратора соединен с пятым информационным входом блока контроля времени ожидания ответа, управляющим входом блока анализа состояния и вторым информационным входом блока синхронизации, третий выход дешифратора соединен с входом выбора блока шинных формирователей и третьим информационным входом блока синхронизации, четвертый и пятый выходы дешифратора соединены соответственно с входом выбора постоянной памяти и входом синхронизации оперативной памяти, выход первого разряда группы информационных выходов блока анализа состояния соединен с входом второго разряда запроса прерывания блока приоритетного прерывания, выход адреса блока анализа является одноименным выходом устройства, управляющий выход блока анализа состояния соединен с первым входом блока контроля времени связи, входы первого, второго, третьего разрядов и старших разрядов управляющей информации группы входов устройства соединены соответственно с вторым информационным входом блока контроля времени связи, четвертым информационным входом блока синхронизации, информационным входом блока контроля времени ожидания обмена и входом управления блока анализа состояния канала, третий инфор- .мационньй вход блока контроля времени связи соединен с информационным входом блока контроля времени ожида- ния обмена, вход блокировки ответа устройства соединен с шестым информационным входом блока контроля времени ожидания ответа и пятым информационньм входом блока синхронизации связи, вход ответа устройства соединен с шестым информационным входом блока синхронизации, выход которого соединен с входом готовности генератора тактовых импульсов, выходы четырнадцатого и пятнадцатого разрядов адреса группы адресных выходов процессора соединены соответственно с первым и вторым входами элемента И, выход которогсз соединен с третьим и четвертым входами дешифратора, группа адресных выходов микропроцессо(. 2

ра соединена с информационными входами группы блока шинных формирователей, группа входов-выходов которого соединена с входом-выходом данных устройства.

Фи9.

Фиг. 4

RU

ш

о V4j °

Г

R15

J/ о

Фиг.1

zH