Система обмена данными в вычислительной сети Советский патент 1993 года по МПК G06F13/12 

Изобретение относится к области вычислительной техники и может быть использовано в локальных вычислительных сетях в качестве системы для обмена данными междулокальными станциями и системами (процессорами) высшего уровня каждой локальной станции.

Целью изобретения является повыше- .ние оперативности обмена информацией.

На фиг. 1 приведена структурная схема заявляемой системы; на фиг. 2-12 - функциональные схемы блока связи с магистралью, системного контроллера, блока управления обменом, дешифратора управления, блока синхронизации связи, блока управления

вводом-выводом, линейного блока ввода- вывода, блока прерывания, блока анализа состояния канала, блока удвоения частоты и . блока эмуляции слова состояния; на фиг. 13 приведен пример использования заявляемой системы в составе вычислительной сети; на фиг. 14 - схема алгоритма функционирования системы; на фиг. 15 - временные диаграммы основного командного цикла микропроцессора.

Система обмена данными в вычислительной сети (фиг. 1) содержит блок 1 связи с магистралью, системный контроллер 2. блок управления обменом 3, блок 4 памяти, генератор 5 тактовых импульсов, дешифра00

о X}

ю ы

торов 6 управления, блок 7 синхронизации связи, блок 8 управления вводом-выводом, линейный блок 9 ввода-вывода, блок 10 прерывания, блок 11 анализа состояния канала, дешифратор 12 последнего адреса зоны, блок,13 удвоения частоты, блок 14 эмуляции слова состояния, внешнюю.; интерфейсную магистраль 15. внутренние шины данных 16 и адреса 17. группу 18 входов-выходов данных системы, а также связи 19-161 между блоками системы, причем первая группа 19 входов-выходов данных и группа 20 адресных входов-выходов блока 1 связи с магистралью соединены соответственно с внутренней шиной 16 дан- ных и внутренней шиной 17 адреса, и которой также подключены первый .адрес ный выход 25 блока 3 и группа Информационных входов блока 11 анализа состояния канала, вторая группа 38 входов-выходов данных блока 1 связи с магистралью соединена с шинами данных внешней интерфейсной магистрали 15, первая группа адресных шин которой соединена с группой 31 информационных входов дешифратора 6 управления. Первая группа 21 входов-выхо- дов данных, первая 23 и вторая 24 группы управляющих выходов системного контроллера 2 соединены соответственно с внутренней шиной 16 данных, группой управляющих входов блока 8 управления вводом-выводом и управляющей группой входов линейного блока 9 ввода-вывода, группа внешних входов-выходов и группа 39 внутренних входов-выходов которого со- единены соответственно с группой сходов- выходов данных системы и с внутренней шиной 16 данных. Группа 28 входов-выходов данных блока 4 памяти соединена с внутренней шиной 16 данных. Первый вы- ход 30 генератора 5 тактовых импульсов соединен со входом синхронизации системного контроллера 2. Первый выход 32 дешифратора 6 управления соединен с первым входом блока 7 синхронизации связи. Группа 56 входов блока 10 прерывания соединена с шинами данных внешней интерфейсной магистрали 15, а его выход 40 соединен с шиной запроса прерывания внешней интерфейсной магистрали 15. Группа 34 выходов блока 7 синхронизации связи соединена с первой группой управляющих входов блока 1 связи с магистралью, вторая группа управляющих входов которого соединена с группой 36 выходов блока 8 управления вводом-выводом. Вторая группа 22 входов-выходов данных системного контроллера соединена с группой входов- выходов данных микропроцессора 3, группа 26 управляющих выходов, группа 29 управляющих входов и синхровыход 27 которого соединены соответственно с группой управляющих входов системного контроллера 2, группой выходов и синхровходом генератора 5 тактовых импульсов. Выход 35 ответа блока 7 синхронизации .связи соединен с одноименной шиной внешней интенфейс- ной магистрали 15, а ее шина сброса 41 соединена со входом сброса генератора 5 тактовых импульсов и первым входом блока

10 прерывания. Выход 37 блока 8 управления вводом-выводом соединен с управляющим входом блока 4 памяти. Вход 52 наличия информации в канале группы 18 входов-выходов системы соединен с первым входом блока 11 анализа состояния канала. Вторая группа адресных шин внешней интерфейсной магистрали 15 соединена с группой 42 адресных входов блока 1 связи с магистралью, управляющий вход которого соединен с выходом записи 55 первой группы 23 управляющих выходов системного контроллера 2.Управляющая шина запись внешней интерфейсной магистрали 15 соединена с входом 46 дешифратора 6 управления, второй выход 33 которого соединен со вторым входом блока 7 синхронизации связи, вторая группа 48 выходов, выход 54 уп- равляющего внутренним обменом информации сигнала первой группы 34 выходов и выход 49 которого соединены соответственно со второй группой входов блока 8управления вводом-выводом, входом блока 3 и вторым входом блока 11 анализа состояния канала, с третьим входом генератора 5 тактовых импульсов, второй выход 45 которого соединен со входом 13 .удвоения частоты и четвертым входом блока

11 анализа состояния канала, выход 57 которого соединен со входом линейного блока 9 ввода-вывода и первым входом блока 14 эмуляции слова состояния. Вторая группа

43 адресных выходов .блока 3 соединена с группами адресных входов блока 4 памяти и линейного блока 9 ввода-вывода. Выход

44 обращения к памяти блока 3 соединен с первым входом блока 8 управления вводом- выводом и третьим входом блока 7 синхронизации связи, четвертый вход которого соединен с выходом блока 13 удвоения частоты, Вход 58 дешифратора 12 последнего адреса зоны соединен с внутренней шиной 17 адреса, а его выход 59 соединен со вторым входом блока 8 управления вводом-выводом и вторым входом блока 10 прерывания, Первый выход 32 дешифратора 6 управления, первый выход 35 блока 7 синхронизации связи и первый выход 50 линейного блока 9 ввода-вывода соединенны соответственно с третьим, четвертым и

пятым входами блока 10 прерывания. Второй 51, третий 53 выходы линейного блока 9 ввода-вывода, выход 47 чтения группы 24 выходов системного контроллера 2 соединены соответственно со вторым, третьим и четвертым входами блока 14 эмуляции слова состояния, группа 61 выходов которого соединена с внутренней шиной данных 16. Первый выход 32 дешифратора 6 управления .соединен с третьим входом блока 8 управления вводом-выводом.

Блок 1 связи с магистралью (фит. 2) содержит блок 62 памяти,.первый 63, .второй 64 итретий 65 блоки магистральных элементов. . :. , : . .- V

Группа 38 входов-выходов блока 1 соединена с первой группой входов-выходов (А) блока 63, вторая группа входов-выходов

(В) которого соединена с первой группой входов-выходов (В) блока 65 и группой информационных входов-выходов (Д) блока 62 памяти. Вторая группа входов-выходов А) блока 65 соединена с группой 19 входов- выходов блока 1. Группа 42 адресных вхоов блока 1 соединена с группой входов 64, группа выходов которого соединена с группой адресных входов (А) блока 62 памяти и группой 20 адресных входов-выходов блока 1. Входы 66, 67 группы 36 входов соответст- венно соединены со. входом записи (WR) и

входом выборки (CS) блока 62 памяти. Вхоы 68, 69 и 70 группы 34 входов соединены соответственно с управляющим V-входом

блока 63, входами выборки (CS) блоков 63 и 64 и входом вы.борки (C.S) блока 65: Вход 55 соединён с управляющим V-входом блока

65;. - ;л: ; . , Ч- л / ;:v- - :-.

, Системныйжонтроллер 2 (фиг, 3) содерит, блок 71 управления, выходы (RDM) чтения n(WRM) записи памяти, чтения (RDJO) и записи (WRIO) ввода-вывода которого обра-. зуют соответственно выходы первого 74 и второго 75 разрядов группы 23 выходов и выходы первого 76 и второго 77 разрядов группы 24 выходов системного контроллера 2. Группы 21 и 22 входов-выходов, вход 30

и входы первого 72 и второго 73 разрядов группы 26 входов контроллера 2 соединены оответственно с первой (ДВ) и второй (Д) группами входов-выходов, входом (SYN) синхронизации, входом- (СРД) управления чтением и входом (CWR) управления записью блока 71. Вход (ДЕ) управления заватом магистрали блока 71 соединен с шиной нулевого потенциала.

Блок управления обменом 3 (фиг. 4) соержит микропроцессор 78 и блок 79 магистральных элементов, группа (А) выходов которого является группой 25 выходов блока 3.

Группа адресных выходов (А) микропроцессора 78 (за исключением одного старшего разряда) соединена с группой 43 выходов гЗцрка 3 и группой (В) входов блока 79, входы 5 CS-выборки и V-управления которого соеди- . нены соответственно со входом 54 блока 3 и шиной нулевого потенциала.

Старший разряд группы адресных выходов (А) микропроцессора 78 соединен с вы10 ходом 44 блока 3,

Группа 22 входов-выходов блока 3, входы первого 80.1, второго 80.2, третьего 81.1 и четвертого 81.2 разряда группы 29 входов блока 3 соединены соответственно с груп15 пой .(Д) входов-выходов данных, первым (F1), вторым (F2) синхровходами, входом (R) сброса и входа (RA) готовности микропроцессора 78, а его входы захвата магистрали (TR) и запроса прерывания (RO) соединены

20 с шиной нулевого потенциала. Выходы управления чтением (RD), записью (WR) и син- хровыход (SYN) микропроцессора 78 соединены соответственно с первым 82, вторым 83 разрядами группы 26 выходов и

25 .выходом 27.блока 3:

Дешифратор 6 управления (фиг. 5) со.... держит блок 84 сравнения, генератор 85 собственного адреса, элемент И 86 и элемент ИЛИ 8.7, выход которого соединен с

0 первым входом элемента И 86 и выходом 32 блока 6, ;..

- . : . Выход генератора 85 и группа 31 входов

блока 6 соединены соответственно с первой и второй группами входов блока 84 сравне- 5 нйя, а его выход соединен с первым входом элемента ИЛИ 87 и вторым входом элемента И 86, выход которого соединён с выходом 33 блока 6. Вход 46 блока 6 соединен со вторым входом элемента ИЛИ 87. :: 0 . Блок 7 синхронизации связи (фиг. 6) поддержит первый 88, второй 89, третий 90, четвертый 91 и пятый 92 триггеры, элемент И 93 и инвертор 94, вход которого соединен со входами 44 блока 7, а выход- с первым 5 входом элемента И 93, Д-входом триггера 90 и R-входом триггера 91. .

Вход 60 блока 7 соединен со входами синхронизации триггеров 88,.89. 90 и 91. Вход 33 блока 7 соединен с Д-входом триг- 0 гера 88 и R-входом триггера 89, единичный выход которого соединен с выходом 35 блока 7.

Вход 32 блока 7 соединен с S-входом триггера 92, Д-вход которого соединен с ши- 5 ной нулеЕОго потенциала. Единичный выход. триггера 88 соединен с Д-входом триггера 89. Нулевой выход триггера 90 соединен с Д-входом триггера 91. Нулевой выход триггера 88 соединен с S-входом триггера 90, единичный выход которого соединен с Rвходом триггера 88 и С-входом триггера 92. Кроме того, нулевые выходы триггеров 92, 88 и единичный выход триггера 90 соединены соответственно с первым 95, вторым 96 и третьим 97 разрядами групп 34 выходов блока 7. Нулевые выходы триггеров 91 и 89 соединены соответственно с первым 98 и вторым 99 разделами группы 48 выходов- блока 7. Единичный хрд триггера 91 соединен со вторым входом элемента И 93, выход которого является выходом 49 блока

7. ...; .- ....

Блок 8 управления вводом-выводом (фиг. 7) содержит первый 100 и второй 101 элементы 2 И-ИЛИ, элемент И 102 и элемент ИЛИ 103. первый вход которого соединен со входом 44 блока 8, и выход соединен с выходом 37 блока 8. .

Выходы второго 101 и первого 100 элементов 2 И-ИЛИ соединены соответственно с первым 108 и вторым 109 разрядами группы 36 выходов блока 8.

Выход элемента И 102, вход 106 группы 48 входов блока б, вход 59 и вход 107 группы 48 входов блока 8 соединены соответственно с первым, вторым, третьим и четвертым входами блока 100.

Вход 106 группы 48 входов и вход 32 блока 8 соединен соответственно с первым, вторым, третьим и четвертым входами блока 101.

Входы 104 и 105 группы 23 входов блока 8 соединены соответственно со вторым входом элемента. ИЛИ 103 и первым входом элемента И 102, со вторым входом элемента И 102.

Линейный блок 9 ввода-вывода (фиг. 8) содержит блок 110 ввода-вывода, дешифратор 111, элемент И 112 и генератор 113 тактовых импульсов.

.Труппа (Д) входов-выходов блока 110 соединена с грулпой 39 входов-выходов блока 9.

Выходы передатчика (вых.пер.), запроса передатчика терминала (ЭПДТ), запроса приемника терминала (ЭП.РТ) и входы приемника (вх.Пр.), готовности приемника терминала (ГПРТ), готовности передатчика терминал а (ГПДТ) блока 110 поразрядно соединены с разрядами группы 18 входов-выходов блока 9.

Первый и второй выходы генератора 113 соединены соответственно со входами синхронизации передачи (СПД) и приема (СПР) блока 110. Входы 115 и 116 группы 24 входов блока 9 соединены соответственно со входами чтения (ЧТ) и записи (ЗП) блока 110. Группа 43 входов блока 9 соединена со входами дешифратора 111, вход 114 (младший разряд) группы 43 входов кроме того

соединен со входом Управление/данные (У/Д) блока 110 и выходом 53 блока 9. Вход 57 блока 9 соединен с первым входом элемента И 112, выход которого соединен со

входом выбора (ВУ) блока 110.

Первый выход дешифратора 111 соединен со вторым входом элемента И 112 и с выходом St. блока 9, а его второй выход соединен с выходом 50 блока 9.

Блок 10 прерывания (фиг. 9) содержит первый 117 и второй 118 триггеры, первый 119 - пятый 123 элементы И.

. Входы 124, 125 и 126 соединены с первыми входами соответственно второго 120,

третьего 121 и четвертого 122 элементов И, выходы которых соответственно соединены с 5-входом,.Н-входом триггера 117 и 8-вхо- дом триггера 118. Входы 32,35 и 59 блока 10 соединены соответственно с первым, вторым и третьим входами элемента И 119, выход которого соединен со вторыми входами второго 120, третьего 121 и четвертого 122 элементов И. Вход 41 блока 10 соединен С-входами триггеров 117 и 118, Д-входы которых соединены с шиной нулевого потенциала, а выходы - соответственно с первым и вторым входами элемента И 123, выход которого является выходом 40 блока 10. Вход 50 блока 10 соединен с R-входомтриггера 118. .- ..

Блок 11 анализа состояния канала (фиг. 10) содержит счетчик 127. триггер 128, блок 129 сравнения, дешифратор 130, элемент И 131 и генератор 132 кода адреса блока, выход которого соединен с первым входом . блока 129 сравнения. Группа 17 входов и вход 54 блока 11 соединены соответственно с Д-входами и входом выборки (CS) дешифратора 130, выход которого соединен с Рвходом триггера 128, а выход последнего - с выходом 57 блока 11, Входы 52 и 45 блока 11 соединены соответственно с первым вхо- .дом элемента И 131-и входом сброса счетчика 127 и со вторым входом элемента И 131,

выход которого соединен со счетным входом счетчика 127. .Выход счетчика 127 соединен со вторым-входом блока 129 сравнения, выход которого соединен с S- входом триггера 128.:

. . Блок 13 удвоения частоты (фиг. 11 а) содержит первый 133 и второй 134 одновибрз- . торы и элемент ИЛИ 135. Вход 45 блока 13 соединен со входами одновибраторов 133 и 134, выходы которых соединены соответственно с первым и вторым входами элемента ИЛИ 135, выход которого соединен с выходом 60 блока 13.

Блок 14 эмуляции слова состояния (фиг. 12), содержит элемент И 136 и группу магистральных элементов 137.T-137.ri, выходы

которых соединены соответственно с первым 138.1-п-ным 138, разрядами группы 61 выходов блока 14. Входы 53, 57, 51 и 47 блока 14 соответственно соединены с первым + четвертым входами элемента И 136. выход которого соединен с управляющими входами (Е) группы 137.1-137.ri магистральных элементов, информационные входы (X) части которых соединены также с выходом элемента И 136 (элементов, соответствующих разрядам, в которых должны быть единицы), а информационные входы (X) остальных магистральных элементов (соответствующие нулевым разрядам эмулируемого слова состояния) соединены с шиной нулевого потенциала.

Рассмотрим назначение элементов и узлов заявляемой системы.

Система в целом предназначена для организации локальной вычислительной сети со структурой моноканал.

Место заявляемой системы обмена данными в вычислительной- сети поясняется фиг. 13, откуда следует, что она предназначена для. подключения системы высшего уровня/, например, микро-ЭВМ, УВК типа КТСЛИУС-2; или других аналогичных средств к моноканалу через соответствующие средства связи, которые в общем случае включают в себя модем.

При этом заявляемая система позволяет освободить средства системы высшего уровня от выполнения функций организации взаимодействия с сетевыми средствами, т.е. выполнения протокола обмена сети, общего управления взаимодействием станций в сети и т.д.

Блок 1 связи с магистралью (фиг. 2) предназначен для приема и хранения данных, поступающих как от системы верхнего уровня через внешнюю интерфейсную магистраль 15, так и от других систем обмена данными сети, подключенных к линейному блоку 9 ввода-вывода. Таким образом, блок 1 выполняет функции общей памяти, имеющей каналы обращения как со стороны внешней магистрали 15, так и со стороны внутренней магистрали 16 данных (фиг. 1).

Блок 62 памяти представляет собой оперативное запоминающее устройство.

Управление обращением к нему осуществляется по сигналу со входа 67, а управление записью - по сигналу со входа 66 группы 36.

Блок 63 магистральных элементов - предназначен для управления обменом между шинами данных магистрали 15 (фиг. 1) и блоком 62 памяти и может быть выполнен на известном элементе типа КР580ВА87.

Управление направлением передачи данных осуществляется в зависимости от сигналов на входах 68 и 69 группы 34 в соответствии с табл. 1,

5Блок 64 магистральных элементов предназначен для передачи кода адреса (младшие десять разрядов) с адресных шин магистрали 15 на адресные входы блока 62 памяти. Он также может быть выполнен .на

0 известных элементах типа КР580ВА87.

Управление работой блока 64 осуществляется сигналом с выхода 69 группы 34 в соответствии с табл. 2.

Т.к. требуется только односторонняя пе5 редача информации из порта В в порт А, то для выбранного типа элементов (КР580ВА87) на управляющий V-вход должен, подаваться потенциал единичного уровня.. 0 . Блок 65 магистральных элементов предназначен для передачи информации между информационным входом-выходом блока 62 памяти и внутренней шиной данных 16. Он может быть выполнен на известном эле5 менте типа КР589ВА86.

Управление направлением передачи данных осуществляется в зависимости от сигналов на входах 55 и 70 в соответствии с табл. 3.

0Системный контроллер 2 (фиг. 3) предназначен для управления доступом к шине данных блока 3 (фиг. 1), а также других.блоков и устройств. Он может быть выполнен на известной микросхеме типа КР580ВК28.

5 При этом алгоритм функционирования блока 2 полностью идентичен известному для указанной микросхемы (см. например, кн.: Микропроцессоры, кн. 1 / Под ред. Л.Н.Пре- снухина - М.: Высш. школа, 1986. - с. 1750 177, рис. 7-8).

Группы 21 и 22 входов-выходов блока 2 предназначены для ввода-вывода данных на внутреннюю шину 16 данных и в микропроцессор 3 (фиг. 1) соответственно.

5Вход 30 предназначен для подачи сигнала синхронизации (SYN) с выхода генератора 5 тактовых импульсов (фиг, 1).

Входы 72 и 73 группы 26 предназначены для подачи на входы CWD и CWR блока 71

0 сигналов чтения и записи соответственно с выходов 83 и 84 микропроцессора 78 (фиг. 4).

Вход ДБ блока 71 соединен с шиной нулевого потенциала,.

5Выходы 74 (RDM) и 75 (WRM) предназначены дл я выдачи сигналов управления чтением и записью в память соответственно: на входы 104 и 105 блока 8 управления вводом-выводом (фиг. 7), а выход 75, кроме того соединен . с входом 55 блока 1 (фиг. 2).

%

Выходы 76 (RDIO) и 77 (WR10) блока 71 предназначены для выдачи сигналов чтения и записи во внешние устройства соответственно на входы 115 и 116 линейного блока 9 ввода-вывода (фиг. 8), а выход 7.6, кроме того, соединен со входом 47 блока 14 (см. фиг.З, 1, 12).

Если.в качестве приемо-передатчика блока 9 используется известная микросхема типа КР580ВВ51,то выходы 76 и 77 блока 71 соединяются с ее входами Чтение (ЧТ) и Запись (ЗП) соответственно (см. кн.: Микропроцессоры, кн. 1 / Под ред. Л.Н.Преснухи- на - М.: Высш. шк„ 1986, с. 213, рис. 7.28, б).

Блок 3 (фиг. 4) предназначен для управ- ления обменом данными и управляющей информацией в системе в соответствии с заданным сетевым протоколом,например, адаптированным для шинной топологии сети протоколом SDLC (см. далее по описа- нию).

Микропроцессор 78 может быть выполнен на ивзестной. микросхеме, например, типа КР580ИКВО, INTEL 8080 или другой аналогичной.

Назначение входов-выходов и алгоритмы реализации команд микропроцессора 78 полностью аналогичны известным для микропроцессора указанного типа.

Основной командный цикл микропро- цессора 78 приведен на фиг. 15.

Блок 79 магистральных элементов (фиг. 4) предназначен для управления передачей кода адреса с группы адресных выходов (А) микропроцессора 78 на группу 25 выходов блока 3 и далее на шину 17 адреса системы.

Блок 79 может быть выполнен на известной микросхеме типа КР580ВА86 и работает аналогично блоку 65 (фиг. 2).

Группа 22 входов-выходов предназна- чена для обмена данными между блоком 78 и системным контроллером 2 (фиг, 3).

На входы 80.1 (F1), 80.2 (F2), 81.1 (R), и .81.2 (RA) группы 29 входов блока 3 поступают соответственно известные сигналы пер- вой синхросерии, второй синхросерии, установки в исходное состояние (сброса) и готовности с соответствующей группы выходов генератора 5 тактовых импульсов (фиг. 1), который может быть выполнен на известной микросхеме типа КР580ГФ24.

Входы TR и PQ блока 78 соединены с шиной нулевого потенциала.

Выходы 82 (RD) и 83 (WR) группы 26 выходов предназначены для выдачи сигна- лов Прием /Чтение/ и Запись на входы 72 (CRD) и 73 (CWR)системного контроллера 71 (фиг. 3) соответственно.

Выход 27 (SYN) блока 3 предназначен для выдачи сигнала синхронизации, форми-

руемого микропроцессором в начале каждого машинного цикла..

Выход 44 блока 3 (фиг. 4) соединен с одним из старших разрядов адресного выхода (А) микропроцессора 78, не используемого для формирования адресного пространства (например/разряд Ац, при одиннадцатиразрядном А0+ Аю адреса), и служит для формирования при зйака обращения микропроцессора 78 и ОЗУ системы (блок 62, фиг. 2}L ; .

БлрМ памяти (фиг. 1) представляет собой ПЗУ и предназначен для хранения программ работы системы при обмене данными, в вычислительной сети.

Вход.37 и группа 43 входов блока 4 предназначены для подачи, сигнала разрешения выборки кристалла с выхода 37 блока 8 (фиг. 7) и адреса ячейки памяти с выхода 43 блока 3 (фиг.. 4) соответственно.

Группа 28 входов-выходов блока 4 предназначена для обмена данными между блоком 3 и шиной 16 данных.

Генератор 5 тактовых импульсов (фиг. .1) предназначен для формирования тактовых и синхронизирующих сигналов, координирующих работу блоков системы. Он может быть выполнен на известной микросхеме типа КР580ГФ24 или INTEL 8024 (см. кн. Коффрон Дж. Технические средства микропроцессорных систем М: Мир, 1984, с. 62-66). ,

При этом входы 41, 27 и 49. предназначены соответственно для подачи сигналов установки (сброса) с одноименной шины магистрали 15 (фиг. 1) синхронизации (SYN) с одноименного выхода микропроцессора 78 (фиг. 4) и сигнала готовности с выхода 49 блока 7. синхронизации связи (фиг. 6).

Выходы 30 и 45 блока 5 предназначены для выдачи сигнала синхронизации на вход 30 (SYN) системного контроллера 71 (фиг. 3) и тактового сигнала O2TTL соответственно. . Группа выходов29блока5(фиг. предназначена для выдачи сигналов тактовых F1 и F2, сигнала установки (сброса) и сигнала готовности на входы 80.1 (R) и 80.2 (RA), 81.1 (R) и 81.2 (RA) микропроцессора 78 (фиг. 4) соответственно.

Дешифратор 6 управления (фиг. 5) предназначен для формирования управляющих сигналов на основе кода адреса, поступающего с магистрали 15 на группу входов 31 и управляющего сигнала (Запись), поступающего с магистрали 15 На вход 46 (фиг. 1).

Блок 84 сравнения (фиг. 5) предназначен для сравнения кода адреса, поступающего с магистрали 15 на группу входов 31, и кода, формируемого генератором 85 адреса. При совпадении кодов, поступивших на входы блока 84, на его выходе формируется нулевой сигнал,

Генератор 85 адреса (фиг. 5} предназначен для формирования кода собственного адреса системы при подключении к интерфейсной магистрали 15 (фиг, 1),

Элемент И 86 предназначен для формирования управляющего сигнала на выходе 33 блока 6 (фиг. 5).

Элемент ИЛИ 87 служит для формирования управляющего сигнала на выходе 32 блока 6.

Блок 7 синхронизации связи (фиг. 6) предназначен для арбитража блока 3 системы и системы вышего уровня и формирования .управляющих сигналов,

Блок 7(фиг. 6) содержит триггеры 88, 89, 90, 91 и 92, элемент И 93 и элемент НЕ 94.

Триггер 88 предназначен для фиксации обращения систему высшего уровня. На его Д-вход поступает сигнал со входа 33, формируемый дешифратором 6 управления (единичный сигнал на этом входе свидетель-, ствует об обращении системы высшего уровня), который записывается в триггер 88 по переднему фронту синхроимпульса, поступившего на вход 60 блока 7 (на этот вход поступают синхроимпульсы с удвоенной частотой F2TTL) с выхода блока 13.

Триггер 88 обнуляется нулевым сигналом, поступающим на его R-вход с единичного выхода триггера 90. т.е. если триггер 90 - в нулевом состоянии, то триггер 88 будет заблокирован также в нулевом состоянии. Сигнал, формируемый на нулевом выходе триггера 88 поступает на выход 96 группы 34 выходов блока 7 и далее на вход 69 группы 34 входов блока 1 (фиг. 2) в качестве сигнала выборки блоков 63 и 64 магистральных элементов.

Триггер 89 служит для формирования единичного сигнала Ответ, который с его единичного выхода поступает на вход 35 блока 7 и далее на соответствующую шину магистрали 15 (фиг. 1).

При нулевом, сигнале на входе 33 блока 7, поступающем на его R-вход, триггер 89 заблокирован в нулевом состоянии и с его нулевого выхода на выход 99 группы 48 выходов блока 7 поступает единичный сигнал, который далее поступает на вход 107 группы 48 входов блока 8 (фиг..7).

Появление единичного сигнала на входе 33 блока 7 (фиг. б), что соответствует обращению системы высшего уровня., разблокирует триггер 89.

Информация, поступающая на Д-вход триггера 89 записывается в него по заднему фронту синхроимпульса, поступившего на С-вход со входа 60 блока 7.

Триггер 90 предназначен для фиксации факта обращения к ОЗУ микропроцессора 3 (фиг. 1) сигнал с его единичного выхода поступает на выход 97 группы 34 выходов бло- 5 ка 7 и далее на вход 70 группы 34 входов блока 1 (фиг. 2) и на вход 54 блоков 3 (фиг, 4) и 11 (фиг. 10) в качестве сигналов выборки (С) блока 65 магистральных элементов (фиг. 2) и дешифратора 130 (фиг. 10). и блока 79

0 магистральных .элементов (фиг. 4).

Информация, поступающая на D-вхсд триггера 90 (фиг. 6) - инвертированный элементом НЕ 94 сигнал обращения к ОЗУ, поступающий на вход 44 блока 7 с выхода

5 блока 3 (фиг. 4), записываемся в триггер 90 по заднему фронту синхроимпульса, поступившего на вх-од 60 блока 7.

На установочный S-вход триггера 90 поступает сигнал с нулевого выхода триггера

0 88.

Поэтому, если .триггер 88 находится в единичном состоянии,, то триггер 90 оказывается заблокированным также в единичном состоянии.

5Триггер 91 предназначен для формирования признака готовности для микропроцессора при обращении последнего к ОЗУ (единичное состояние триггера 91).

При отсутствии сигнала обращения мик0 ропроцессора к ОЗУ - единичный сигнал на выходе элемента НЕ 94 - триггер 91 заблокирован в нулевом состоянии ч с его нулевого выхода на выход 98 группы 48 выхода блока 7 поступает единичный сигнал. Этот

5 сигнал далее поступает на вход 106 группы 48 входов блока 8 управления вводом-выводом (фиг. 7)..

При обращении микропроцессора к ОЗУ - нулевой сигнал на выходе элемента

0 НЕ 94 триггер 91 разблокируется и запись в него информации, поступающей на D-вход с нулевого выхода триггера 90, осуществляется по переднему фронту синхроимпульса, поступившего на вход 60 блока 7 (фиг. 6).

5Триггер 92 предназначен для управления обменом между интерфейсной магистралью 15 и блоком 1 связи с магистралью (фиг. 1).

Сигнал с нулевого выхода триггера 92

0 поступает на выход 95 группы 34 выходов блока 7 и далее на вход 68 группы 34 входов блока 1 связи с магистралью (фиг. 2) в каче- .стве управляющего (v) сигнала блока 63 магистральных элементов.

5В нулевое состояние триггер 92 (фиг. 6) переходит по переднему фронту единичного сигнала, сформированного на единичном выходе триггера 90 (на D.-вход триггера 92 постоянно подан пулевой потенциал), а в единичное состояние триггер 92 переходит

по нулевому сигналу, поступившему на вход 32 блока 7 с выхода 33 дешифратора 6 управления (фиг. 5).

Элемент И 93 (фиг. 6) служит для формирования единичного сигнала готовности, поступающего с его выхода (выход 49 блока 7) на вход 49 генератора 5 тактовых импульсов (фиг. 1).

Единичный сигнал на выходе элемента И 93 (фиг. 6) формируется следующим обра- зом:

- при отсутствии обращения микропроцессора к ОЗУ (единичный сигнал на выходе элемента НЕ 9.4)- постоянно;

- при обращении микропроцессора к ОЗУ (нулевой сигнал на выходе элемента НЕ 94) - только в том случае, если триггер 91 находится в единичном состоянии.

Элемент НЕ 94 служит для инвертирования сигнала, поступающего на вход 44 блока 7 (признак обращения микропроцессора к ОЗУ).

Таким образом, благодаря взаимной блокировке триггеров 88 и 90 осуществляется арбитраж системы высшего уровня и внутреннего микропроцессора при их обра- щении. К ОЗУ и формирование соответствующих сигналов управления.

Блок 8 управления вводом-выводом (фиг. 7) предназначен для формирования уп- равляющих сигналов (CS-выбор кристалла и WR - запись) для ОЗУ 62 блока 1 (фиг. 2) и сигнала управления ПЗУ (блок 4, фиг. 1),

Элемент 2 И-ИЛИ 100 предназначен для формирования управляющего сигнала (CS - выбор кристалла) для ОЗУ 62 (фиг. 2), Јго выход (выход 109 группы 36 выходов блока 8, фиг. 7) соединен со входом 67 группы 36 входов блока 1 (фиг. 2).

Нулевой сигнал на выходе элемента 2 И-ИЛИ 100 (фиг. 7), разрешающий работу ОЗУ 62 (фиг. 2), появляется, если на выходе элемента И 102 (фиг. 7) присутствует нулевой сигнал и на входе 106 группы 48 входов блока 8 также присутствует нулевой сигнал, или в случае если на входе 59 и на входе 107 группы 48 входов - нулевые сигналы.

Элемент 2 И-ИЛИ 101 (фиг. 7) служит для формирования сигнала записи (WR) для ОЗУ.62 (фиг. 2). Его выход (выход 108 группы 36 выходов блока 8, фиг. 7) соединен со входом 66 группы 36 входов блока 1 (фиг. 2).

Нулевой сигнал записи формируется на выходе элемента 2 И-ИЛИ 101 (фиг. 7) если одновременно нулевые сигналы присутствуют на входе 105 группы 23 входов и входе 106 группы 48 входов, Vmn если на входе 32 и входе 107 группы 48 входов присутствуют нулевые сигналы.

Элемент И 102 предназначен для формирования обобщенного сигнала обращения микропроцессора к памяти. Для этого- на его входы со входов 104 и 105 гругтьг23 поступают соответственно сигналы RDM и WRM, формируемые системным контроллером 2 (фиг. 3). При наличии хотя бы одного из указанных выше сигналов на выходе элемента И 102 формируется нулевой сигнал.

Элемент ИЛИ 103 (фиг. 7) служит для формирования сигнала управления ПЗУ 4 (фиг. 1). При нулевом сигнале на входе 44 блока 8(фиг. 7)-отсутствии обращения микропроцессора к ОЗУ - и наличии нулевого сигнала RDM на входе 104 группы 23 входов, на выходе элемента ИЛИ 103 (выходе 37 блока 8) формируется нулевой сигнал, разрешающий работу ПЗУ.4 (фиг. 1).

Линейный блок 9 ввода-вывода (фиг.8) предназначен для осуществления обмена последовательными кодами данных между заявляемой системой и каналом связи вычислительной сети, Он может быть выполнен на базе микросхемы, например, типа КР580ВВ51 (см. кн, Микропроцессоры, кн. 1 / Под ред. Л.Н.Преснухина, - М.: Высшая школа, 1986. с. 211-219, рис. 7,28, 7,29) и функционирует по-известному для этой схемы алгоритму. На фиг. 8 показаны только те входы и выходы схемы, которые необходимы для пояснения сущности изобретения и его выполнения.

Дешифратор 111 предназначен для распознавания кода собственного адреса блока 9 и кода, формируемого микропроцессором 3 (фиг. 1), в случае правильного приема сообщения из канала связи вычислительной сети по окончании его обработки.

При поступлении на вход 43 блока 9 (фиг. 8) кода собственного адреса блока 9 на первом выходе дешифратора, соединенном с выходом 51 блока 9, формируется единичный сигнал. Если на вход 43 поступил код, соответствующий правильному приему сообщения из сети, то на втором выходе дешифратора 111, соединенном с выходом 50 блока 9. формируется единичный сигнал запроса прерывания.

Элемент И 112 предназначен для формирования сигнала управления (Выбор устройства) для блока 110. Нулевой сигнал на выходе элемента И 112 формируется при обращении микропроцессора к блоку 8 (единичный сигнал на первом выходе дешифратора 111) и отсутствии сигнала ошибки (нулевой сигнал на входе 57).

Генератор 113 является известным элементом и предназначен для синхронизации работы блока 110 известным образом.

Выход 114 группы 43 адресных входов (например, разряд АО кода адреса) блока 9 предназначен для формирования сигнала Управление/данные (У/Д) на одноименный вход блока 110, который предназначен для идентификации сигнала записи (чтения) данных или управляющих сигналов, .

С выходов 76 и 77 системного контроллера 2 (фиг. 3) через группу 24 выходов блока 2 на входы 115 и 116 блока 9 (фиг. 8) поступают сигналы Чтение (ЧТ) и Запись (ЗП), по которым разрешается передача данных и информации о состоянии на шину 16 данных из блока 110 или данных и управляющих сигналов С шины 16 данных в блок 110 через группу 39 входов-выходов, . : .... Выход передатчика (Вых.пер.) предназначен для выдачи во вне последовательного кода, формируемого блоком 110.

Входы синхронизации передатчика (СПД) и приемника (СПР) предназначены для приема тактовых импульсов, сформированных генератором 113, для синхрониза- : ций передачи и приема блоком 110.

Выходы запрос передатчика терминала (ЗПдТ) и запрос приемника терминала (ЗПрТ) предназначены соответственно для выдачи сигнала информирования внешнего передатчика о готовности канала приёмника блока 110 к приему информации и сигнала запроса о готовности приёмника терминала принять данные. ;, Входы готовность передатчика терминала (ГЛдТ) и готовность приемника терминала (ГПрТ) предназначены соответственно для информирования блока 110 о готовности внешнего передатчика к посылке информации по каналу связи и 6 готовности приемника терминала принять информацию в ответ на сигнал запроса по выходу ЗПрТ.

. Вход приемника (Вх.Пр.) предназначен для приема последовательного кода извне.

Входы смещения (СМ) и подложки (П) соединяются друг с другом. , Подключение блока 110 к средствам связи, в. качестве которых могут использоваться известные схемы модемов или сопряжения по уровню, осуществляются известным образом (см, например., кн.: Микропроцессоры, кн. 1 / Под ред. Л.Н.Пресну- хина, - М. Высшая школа, 1986, стр. 218, рис. 7.29 и др. источники).

. Управление блоком 110 осуществляется программно .сразу после начальной установки (вход начальной установки условно не показан), в блок 110 со входов 39 записываются команды начальной установки.

Посредством управляющих слов блоку 110 сообщается ско рость приема-передачи

да н и ых, кол ичество раз рядов в каждом блоке данных, число разрядов останова, режим работы, наличие или отсутствие разряда четности каждого блока данных (в рамках

предлагаемого изобретения контроль на четность каждого блока данных не используется, т.к. все сообщение контролируется программно на основе циклического кода). Управляющие слова подразделяются на

два типа: инструкции режима и инструкции . команды.. .:.:;: : - ..

При передаче данных блоком 9 осуществляется преобразование данных, поступающих с: группы 39 входов-выходов в

параллельном коде опоследовательность

символов со служебной информацией и выдача ее в канал связи с различной программно задаваемой скоростью. ; ., При приеме информации блок 9 получает последовательность символов со служеб-. ной информацией из канала связи,

осуществляет выделение данных в ней, преобразование их в параллельный код и передачуего на группу 39 входов-выходов.

Блок 1Q.прерываний (фиг. 9) предназначен для формирования интерфейсного сигнала запроса прерывания на выходе 40, который поступает на соответствующую шину магистрали 15 (фиг. 1).

.Основными элементами блока 10 (фиг.

9) являются триггеры маски 117 и запроса прерывания 118. ;;:. : .-... ,..;.,. . : Элементы И 119-122 предназначены для управления состоянием триггеров 17 и 118.; ; . . ,,..::: ,. : На группу 56 входов с магистрали 115 (входы 124, 125 и 126) поступают сигналы значений данных (разряды ДО, Д1 иД2), код которых предназначен для управления триг- герами 117 и 118. В частности, сигналом со входа 124 устанавливается маска прерывания, сигналом со входа 125 осуществляется сброс маски, а сигналом со входа 125 производится сброс запроса прерывания. Управление элементом И 119 осуществ- ляется на основании значений сигналов, поступающих на входы 32, 35 и 59,

На.вход 50 поступает сигнал запроса прерывания, формируемый дешифратором 111 блока 9 (фиг. 8).

На вход 41 поступает сигнал установки в исходное состояние с соответствующей шины интерфейсной магистрали 15.

Элемент И 123 формирует на выходе 40 блока 10 сигнал запроса прерывания при его поступлении на вход 50 и неустановленной маске.. .

Блок 11 анализа состояния канала (фиг.

10) предназначен для формирования управляющего сигнала ошибка на основе анализа состояния канала связи (отсутствия передачи информации в нем в течение определенного интервала времени).

Счетчик 127 предназначен для определения интервала времени, в течение которо- го по каналу связи не передается информация - канал не занят. На его счетный вход поступают импульсы с выхода эле- мента Л 131, а обнуляется счетчик 127 единичным сигналом, поступившим на вход 52 (сигнал наличия информации в канале связи).

Триггер 128 предназначен для формирования сигнала ошибка - фиксации признака окончания временного интервала ожидания передачи информации по каналу связи. В единичное состояние триггер 128 переходит по единичному сигналу, посту- пившему на его S-вход с выхода схемы 129 сравнения, а обнуляется единичным сигна- лом, поступившем на R-вход с выхода дешифратора 130. .

Схема 129 сравнения служит для сравнения кодов, поступающих на его входы. При равенстве кода временного интервала, в течение которого канал связи оставался не занятым, и кода, задаваемого генератором 132 константы, на выходе схемы 129 сравнения формируется единичный сигнал.

Дешифратор 130 служит для формиро- вания сигнала сброса триггера 128. Сигнал, формируемый на выходе 97 группы 34 блока 7 (фиг. 6), поступает через вход 54 на управляющий вход (CS) дешифратора 130 (фиг. 10). Со входа 17 на информационный вход дешифратора 130 поступает код с шины 17 адреса.

Элемент И 131 предназначен для управления счетчиком 127, Тактовые импульсы, поступающие на вход 45 блока 11, проходят на его выход при отсутствии информации в канале связи (нулевой сигнал на входе 52 блока 11).

Генератор 132 кода предназначен для задания кода временного интервала, в тече- ние которого канал связи может оставаться не занятым. Этот временной интервал выбирается из расчета, что аналогичная система сети, получившая право на передачу, могла бы начать передачу (после окончания предыдущей передачи) и все остальные системы сети могли бы зафиксировать (услышать) факт начала передачи. Таким образом, отсутствие передачи информации в канале связи в течение времени, превыше- ющего указанный интервал, свидетельствует о том, что система, получившая, право на занятие среды передачи, отказала.

Дешифратор 12 (фиг. 1) последнего адреса зоны предназначен для формирования

управляющего сигнала при поступлении на его вход с шины 17 адреса кода последнего адреса зоны. Этот адрес в предлагаемой системе закреплен за блоком 10 прерываний, что позволяет обращаться к блоку 10 как к ячейке памяти.

Преобразователь 13 частоты (фиг. 11, а) предназначен для формирования последовательности тактовых импульсов синхронизации блока 7 синхронизации связи путем удвоения частоты .импульсной последовательности F2TTL, формируемой блоком 5 на выходе 45 (фиг. 1).

Основными элементами блока 13 являются одновибраторы 133 и 134 и элемент ИЛИ 135. Одновибраторы 133 и 134 могут быть выполнены на известной микросхеме К155АГ1 известным образом (см. Шило В,Л. Популярные цифровые микросхемы: Справочник - М.: Радио и связь, 1989 - стр, 188- 190). На фиг. 11, б приведена диаграмма работы блока 13.

Блок 14 эмуляции слова состояния (фиг. 12) предназначен для эмуляции слова состо- яния линейного блока 9 ввода-вывода при превышении времени, в течение которого канал связи сети остается не занятым, заданного интервала ожидания (единичный сигнал ошибки на выходе 57 блока 11, сМ. фиг. 1). . ,

Основные элементы блока 14 - элемент И .136 и группа 137.1-137.п магистральных элементов.

Элемент И 136 формирует управляющий сигнал для группы 137 магистральных элементов. На его входы поступают сигналы со входов: 47 - сигнал Чтение (RDIO) с выхода 76 группы 24 выходов системного - контроллера 2 (см. фиг, 3), ,53 - сигнал управления управление / данные блока 110 см, фиг. 8), 51 - сигнал обращения к блоку 110 и 57 - сигнал ошибки с выхода 57 блока 11 (см, фиг. 10).

При единичных сигнала управление/данные и обращении к блоку 110 (фиг. 8) для считывания слова состояния, а наличии единичного сигнала на выходе 57 блока .11 (см. фит. 10) на выходе элемента И 136 будет сформирован единичный сигнал. Группа 137.1-137.П магистральных элементов (п - разрядность эмулируемого слова состояния) служит для формирования слова состояния.. .

Управляющие Е-входы элементов группы 137 соединены с выходом элемента И 136. Информационные Х-входы элементов 137.1 - которые соответствуют тем разрядам слова, состояния, в которых должны быть единицы, также соединены с выходом элемента И 136. Информационные входы остальных элементов группы 137 соединены с шиной нулевого потенциала. Выходы элементов группы 137 через группу выходов 61 соединены с шиной данных 16.

Примером эмулированного слова состо- янил может быть байт, биты ДО-Д2 и Д4-Д7 которого равны нулю, а бит 13 равен единице. Этот бит в слове состояния микросхемы КР580ВВ51 соответствует ошибке четности (см. Микропроцессоры и микропроцессор- иы.е комплекты интегральных микросхем. Справочник / Под ред. В.А.Шахнова, том 1, М. Радио и связь, 1988, стр. 76) и в заявляемой системе может быть использован для идентификации эмулируемого кода про- граммного прерывания (слова состояния), т.к. проверка на четно.сть не используется (см. описание блока 9).

Таким образом, при обращении микропроцессора к блоку 9 ввода-вывода для счи- тывания его слова состояния, при наличии единичного сигнала на выходе 57 блока 11 (фиг. 1), блок Реформирует код требуемого слова состояния на шину данных (одновременно будет заблокировано считывание слова состояния из блока 110, см. фиг. 8 и описание работы блока 9):

Интерфейсная магистраль 15 предназначена для организации обмена данными, а. также адресными и управляющими сигнала- ми между заявляемой системой и системой высшего уровня, подключаемой к вычислительной сети (фиг. 13).

Она сожет быть построена в соответствии с известным интерфейсным протоколом ИК1 (см. кн. Диденко К,И. Проектирование комплексов технических средств для АСУ ТП.-М:Энергоатомиздат, 1984, с. 112-123) и содержит три группы шин: данных, адреса и управляющие,;

Шины .16 и 17 (фиг. 1) предназначены для обмена данными и адресной информацией внутри Заявляемой системы.

Обращение к заявляемой системе при обмене данными с ней со стороны системы высшего уровня например, вычислительной машины (см. фиг. 13), осуществляотся через интерфейсную магистраль 15 (фиг. 1) в соответствии с известным протоколом ИК1.

. При этом .формат адреса при обраще- нии к системе со стороны магистрали 15 следующий (см. табл. 4).

Запись (чтение) информации в (из) блок 62 памяти (фиг, 2) осуществляется следующим образом.

Для чтения содержимого блока 62 по адресу (Абаз + Адоп), нэ вход 31 блока 6 (фиг. 5) поступает код Абаз, а на вход 42 блока 1 (фиг. 2) поступает код Адоп.

В результате на выходе 33 блока 6 (фиг. 5) формируется единичный сигнал, который поступает на вход 33 блока 7 (фиг. 6).

Блок 7. проведя арбитраж между внутренним микропроцессором и внешней системой, на основании этого сигнала формирует единичный сигнал на выходе 95 и нулевой сигнал на выходе 96 группы выходов 34 нулевой сигнал на выходе 98 группы 48 и единичный сигнал на выходе 35, который поступает на шину ответа магистрали 15 (фиг. 1) и информирует систему высшего уровня о том,-что она получает доступ к памяти. На основании нулевого сигнала на выходе 98 группы 48 выходов блока 7 (фиг, 6), который поступает на вход 106 группы 48

входов блока 8 (фиг. 7), последний формирует нулевой сигнал на выходе 109 группы 36 выходов, который поступает через вход 67 группы 36 входов блока 1 (фиг. 2) на вход ОЗУ 62 и разрешает его работу.

Нулевой сигнал с выхода 96 группы 34 выходов блока 7 (фиг. 6) поступает через вход 69 группы 34 входов блока 1 (фиг. 2) на CS-входы шинных формирователей 63 и 64, разрешая их работу..

Единичный сигнал с выхода 95 группы 34 выходов блока 7 (фиг, 6) поступает через вход 68 группы 34 входов блока 1 (фиг. 2) на V-вход шинного формирователя 63, определяя направление передачи информации с порта В в порт А.

Таким образом код Адоп. поступив с

магистрал и 15 (фиг. 1) на вход 42 блока 1 (фиг. 2), поступит на адресный вход блока 62, а информация, считанная из блока 62 по адресу Адоп, поступит через тинный формирователь 63 и выход 38 блока 1 на шину данных магистрали 15 (фиг, 1).

Для записи информации о блок 62 (фиг. 2) по адресу (Абаз + Адоп) с магистрал и 15 (фиг. 1) на вход 31 блока 6 (фиг. 5) поступает код Абаз, а на вход 42 блока 1 (фиг. 2) поступает код Адоп.

В результате блоками 6 (фиг. 5), 7 (фиг. 6) и 8 (фиг. 7) формируются сигналы, аналогичные описанным для чтения информации из блока 62 (фиг. 2).

Отличие заключается .в том, что после получения сигнала ответ (с выхода 35 блока 7, фиг. 6) система высшего уровня формирует на шине управления магистрали 15 (фиг. 1) нулевой сигнал запись, который поступает на вход 46 блока 6 (фиг. 5), который сформирует нулевой сигнал на своем выходе 32, который поступит на вход 32 блока 7 (фиг. 6) и переведет триггер 92 в единичное состояние.

В результате, на выходе 95 группы 34 выходов блока 7(фиг. 6)сигнал с единичного

изменится на нулевой и шинный формирователь 63 блока 1 (фиг. 2) окажется настроенным на передачу информации с порта А в порт В, т.е. с шины данных магистрали 15 (фиг. 1) на Р-вход блока 62 (фиг. 2).

Кроме того, нулевой сигнал с выхода 32 блока 6 (фиг. 5) поступит на вход 32 блока 8 (фиг. 7) и последний сформирует на своем выходе 108 группы 36 выходов нулевой сигнал, который через вход 66 группы 36 входов блока 1 (фиг. 2) поступит на WR-вход блока 62.

В результате информация, поступившая с шины данных 15 (фиг. 1) на D-вход блока 62 (фиг. 2) запишется в него по адресу Адоп.

Таким образом, обмен массивами данных между системой высшего уровня и заявляемой системой осуществляется побайтно в соответствии с описанным выше алгоритмом.

Запись информации в регистр (триггеры 117 и 118) блока 10 прерываний (фиг. 9) осуществляется так же, как и в память. Для этого система высшего уровня обращается к заявляемой системе по адресу (Абаз + Адоп.паз), где Адоп.паз - последний адрес зоны.

Адоп.паз - поступит через выход 20 блока 1 (фиг. 2) на внутреннюю шину 17 адреса и далее на вход 58 дешифратора 12 последнего адреса зоны (фиг. 1) который сформирует на своем выходе 59 единичный сигнал, который блокирует формирование разрешающего CS-сигнала управления блоком 9 (фиг. 7) для блока 62 (фиг. 2).

Запись информации, поступающей с шины данных магистрали 15 (фиг. 1) на вход 56 блока 10 (фиг, 9) в триггеры 117 и 118 осуществляется при наличии трех сигналов: единичного сигнала - ответ на выходе 35 блока 7 (фиг. 6), единичного сигнала на выходе 59 дешифратора 12 последнего адреса зоны и нулевого сигнала запись на выходе 32 блока 6 (фиг. 5). При этом используются значения сигналов разрядов ДО-Д2 в соответствии со следующей табл. 5.

Блок 62 памяти (фиг. 2) условно подразделяется на несколько зон, распределение информации по которым может быть, например, следующим:

- зона конфигурации вычислительной сети, включающая список адресов систем для обмена, аналогичных заявляемой, которые подключаются к локальной вычислительной сети,

- Байт состояния передачи, содержащий информацию о коде выполняемой функции (биты ДО-ДЗ), признак неответа канала связи (Д4), признак занятости канала связи (Д5), признак сбоя в канале (Д6), признак выполнения функции (Д7).

Разряды ДО-ДЗ используются для задания функции запись (код 0001), остальные

коды не задействованы. Установка кода функции осуществляется с магистрали 15 (фиг. 1).

Разряд Д4 устанавливается в единицу (ноль) системой в случае отсутствия ответа

0 от адресуемой станции, после трехкратного повторения обращения к ней (сбрасывается системой высшего уровня через магистраль 15).

Разряд Д5 устанавливается системой в

5 случае занятости буфера приема у абонента, сбрасывается через магистраль 15.

Разряд Д6 устанавливается системой при неполучении от адресуемой станции подтверждения (поступает другой код) по0 еле трёхкратного повтора передачи функции Запись. Сбрасывается со стороны магистрали 15.

Разряд Д7 устанавливается через магистраль 15 после записи массива данных в

5 буфер передачи блока 62 (фиг. 2). Сброс Д7 осуществляется после выполнения функции Запись. При этом в зависимости от результата выполнения функции запись разряд Д7 может быть сброшен, а разряды Д4-Д6 не

0 установлены, (если функция запись выполнена правильно), в противном случае разряд Д7, сброшен, а установлен один из разрядов Д4-Д6 в зависимости от причины невыполнения функции запись.

5 - Байт состояния приема, содержащий информацию о коде выполняемой функции (биты ДО-ДЗ) и признаке завершения приема информации из канала связи (Д7), остальные биты Д4-Д6 не используются.

0 Функция запись имеет код 0001. Разряд Д7 устанавливается системой после приема сообщения из канала связи, а сбрасывается со стороны магистрали 15 после , ос;вобожде - ния; приемного буфера.

5 - Байт состояния завершения приема, содержащий информацию о признаке Молчания канала (бит ДО), признаке неправильного приема (Д1) и признаке приема информации в дополнительный буфер (Д2),

0 остальные разряды ДЗ-Д7 не используются. Установка битов ДО-Д2 осуществляется при выполнении системой подпрограммы приема.

- Зона рабочих ячеек памяти использу- 5 ется системой для выполнения основных функций, определения статуса инициативной управляющей системы и других операций.

- Собственный адрес системы записывается системой в блок 62 (фиг. 2) в начале

выполнения программы в соответствии с кодом, генерируемым блоком 86 (фиг, 5) из ПЗУ 4 (фиг. 1).

- Байт логического таймера, в начале выполнения программы в него системой заносится собственный номер данной системы в сети, в дальнейшем код в этом байте изменяется системой в соответствии с правилом ЛТ ЛТ+ (где N -число абонентов сети, a ...N - операция по модулю N), при получении системой маркера (или при эмуляции слова состояния блока 9 блоком 14). Равенство кода логического таймера нулю, дает право системе перейти к выполне- нию программы Инициативная управляющая система.

- Байт числа станций в сети, в начале программы в него системой заносится код числа N развернутых систем в сети каналов (аналогичных заявляемой), в дальнейшем, при отказе какой-либо из станций изменяется системой в соответствии с правилом.

- Байт числа сеансов в сети, в начале программы в него записывается код М числа сеансов, которые должны быть проведены в счети, в дальнейшем после каждого сеанса (получен маркер, либо сеанс не состоялся - слово состояния блока 9 сэмулиррвано блоком 14). Код уменьшается на единицу М М - 1. При равенстве кода нулю система выставляет флаг Установка исходного.

- Флаг установка исходного, устанавливается системой при обнулении кода числа сеансов (см. выше). Кроме того, флаг установка исходного может быть установлен системой высшего уровня (такая установка используется для инициализации сети), через магистраль 15. Установленный флаг предписывает системе при получении права на передачу (переход к выполнению программы Инициативная управляющая система) передать сетевую функцию установка исходного, сбрасывается системой после передачи этой функции, либо при приеме этой функции от аналогичных систем сети.

-Флаг блокировка устанавливается при поступлении сигнала сброса со стороны магистрали 15, сброс флага блокировка осуществляется при передаче (приеме) сетевой функции установка исходного, кроме того сброс может быть осуществлен системой высшего уровня через магистраль 15 (используется при инициализации сети).

- Буфер сообщения для передачи в канал связи, используется для записи в блок 62 (фиг. 2) со стороны магистрали 15 сообщения, предназначенного для передачи на другую станцию. В буфер записывается адрес станции назначения, длина сообщения и текст сообщения.

Основной и дополнительны буферы приема из канала связи, предназначены для 5 приема сообщений от других станций,

При обмене данными между станциями локальной сети (фиг. 13) в системе реализуется интерфейс ИМР (см. ГОСТ 26139-84 интерфейс для АСУ рассредоточенными

0 объектами) - бит-последовательный обмен данными по линиям связи.

При этом передача сообщений между локальными станциями осуществляется посредством ограниченного набора байтов,

5 порядок следования которых устанавливается форматом сообщения.

Для протокола SDLC установлены два типа форматов; форма 1 и 2.

В целом же следует заметить, что алго0 ритм организации обмена данными между заявляемой системой и другими элементами вычислительной сети определяется программой, которая хранится в блоке 4 памяти (фиг. 1)..

5 При этом характеристики алгоритма обмена, определяемые протоколом обмена, форматами сообщений, способами формирования служебной информации (синхро- байтов), контрольных битов и тгд.) и другими

0 атрибутами могут варьироваться программно без изменения структуры технических средств системы,

Система может выполнять несколько сетевых функций, код которых задается в

5 формате сообщения байтом, содержащим информацию о виде сообщения (бит 0, вызов-ответ), признаке занятости локальной станции (бит 1), типе формата сообщения (бит 2, форматы 1/2). признаке повторения

0 передачи (бит 3, принимает значение 1 при повторных посылках), коде сетевой функции (биты 4-7).

Коды сетевых функций могут задаваться, например, следующей табл. 6.

5 Кроме того, в системе для передачи уп- .равления используется уникальная комбинация (1 байт), например 01111111, - маркер.

Обмен сообщениями между локальны0 ми станциями в сети организован в виде сеансов, под которыми понимается процедура передачи в канал связи одного сообщения. Процесс передачи организуется по асинхронному принципу, поэтому на посы5 лаемые в канал связи вызовы система должна получать ответы.

Процедура проведения сеанса реализована в заявляемой системе в соответствии с известным протоколом SDLC (см. Дж,Мартин. Вычислительные сети и распределенная обработка данных, Программное обеспечение, методы и архитектура. Вып. 2 / Пер. с англ., - М.: Финансы и статистика, 1986 и др. источники). В соответствии с протоколом SDLC при получении права на проведение сеанса система осуществляет сеанс и затем передает маркер/или если информация для передачи в канал связи отсутствует, передает только маркер.

Отличие протокола, используемого в системе, от протокола (который предназначен для кольцевых ЛВС) заключается в том, что он адаптирован под шинную топологию ив отсутствии главной системы в сети. .

Адаптация заключается в введении механизма определения права системы на проведение сеанса, который основан на использовании логического таймера (реализованного в системе программно) им заключается в следующем:

- в исходном состоянии в логический таймер заносится номер системы в сети;

- после каждого сеанса, проведенного в сети (т.е. получен маркер), значение логического таймера изменяется по правилуДТ ЛТ + 1 N, где ,..N -сложение по модулю N; М- число станций в сети;

- право на проведение сеанса система получает, если ее логический таймер равен нулю.- --- ----- . ;. , ...:. ;-.. ..... .-.: . ;

Таким образом, в силу полнодоступно- стй передаваемой в сети информации всем системам, их логические таймеры будут изменять свое состояние по одним и тем же сигналам (макерам) и, следовательно, право на проведение сеанса будет получать только одна система в сети. ;

Система, не обладающая правом на проведение сеанса, является управляемой подсистемой сети, в этом состоянии осуществляется прием адресованных системе сообщений и, формирование ответных сообщений в соответствии с кодом реализуемой сетевой функции.

При получении права на проведение сеанса система переходит в состояние инициативной управляющей подсистемы. В этом состоянии система может осуществить передачу сообщения, принимать и анализировать ответные сообщения, и, по окончании сеанса, передать маркер.

Для обеспечения отказоустойчивости сети каждая система прослушивает канал связи и анализирует его состояние. При отсутствии в нем передачи информации (канал свободен) система запускает контрольный Таймер с заданным временем срабатывания, который обнуляется при очередном занятии канала связи. Срабатывание таймера

свидетельствует о том, что система, получившая право на проведение сеанса (или система, которая должна была получить это право), либо отказала, либо отключена. В

результате срабатывания контрольного таймера происходит эмуляция слова состояния приемопередатчика 9 блоком 14, что приводит к программному прерыванию микропроцессора 3. Данное прерывание

обрабатывается следующим образом:

- определяется номер отказавшей системы;

- корректируется конфигурация сети (в соответствующей зоне блока 62 памяти, фиг. 2);

- уменьшается на единицу число N станций в сети (соответствующий байт в блоке 62 памяти, фиг. 2);

- далее выполняется подпрограмма, ре- алйзуемая при получении системой марке- РаТаким образом, право на проведение сеанса передается очередной системе, а отказавшая (или отключенная система) исключается из цикла обслуживания. Кроме того, указанная процедура позволяет корректировать информацию о конфигурации сети (а при инициализации сети формировать её,

исходя из максимально возможной) во всех системах сети, не прибегая к помощи систем высшего уровня или централизованному управлению..

Для вхождения в работу сети вновь

включенных (отремонтированных) систем используется следующий механизм.

При включении системы формируется сигнал сброса со стороны системы высшего уровня, по которому система отрабатывает

подпрограмму установки исходного и, кроме того, устанавливается флаг блокировка. При установленном флаге блокировка блокируется переход к выполнению программы инициативная управляющая подсистема и

происходит изменение логического таймера данной системы, система способна принимать информацию из канала связи и анализировать ее.

В каждой системе, работающей в рамках сети, программно поддерживается счетчик числа сеансов, проведенных в сети (соответствующий байт в блоке 62 памяти, фиг. 2). При его обнулении выставляется

флаг установка исходного и при очередном получении данной системой права на проведение сеанса, она передает с циркулярным адресом сетевую функцию КФ6 (установка исходного).

В результате все включенные и работоспособные системы сети устанавливают в исходное состояние:

- байт логического таймера (код номера системы);

- байт числа станций в.сети (код N);

- байт числа сеансов в сети (код М);

- сбрасывается флаг блокировка;

- сбрасывается флаг установка исходного.

Далее сеть функционирует аналогично описанному выше.

Алгоритм работы заявляемой системы представлен на фиг. 14.

Основными режимами работы заявляемой системы являются режимы:.

- начального запуска;

- передачи-приема данных.я Рассмотрим режим начального запуска. В этот режим система переходит при поступлении сигнала установки с шины 41 магистрали 15 (фиг. 1) от системы высшего уровня:

При поступлении сигнала со входа 41 генератор 5 вырабатывает сигнал начальной установки, который поступает на вход сброса 81.1 (фиг. 4) микропроцессора 78. После этого последний переходит к реализации программы начального запуска: в блок 62 (фиг. 2) заносится конфигурация сети (все существующие станции), устанавливается флаг блокировка, заносятся соответствующие коды в байт логического таймера, в байт числа станций в сети, в байт числа сеансов в сети и др.

При этом программно блокируется обработка маркеров (т.е. заблокирован логический таймер), поступающих в систему из канала связи, остальные сообщения принимаются и анализируются.

Благодаря указанной блокировке заяв- ля емая система может войти в уже функционирующую сеть, не нарушая ее работы, а также обеспечивает начальную инициализацию сети в целом.

При вхождении заявляемой системы в работающую сеть она ожидает получения сетевой функции КФ6 (установка исходного). При получении функции КФб система сбрасывает флаг блокировка и в дальнейшем Функционирует в соответствии с алгоритмом, изображенным на фиг. 14.

При инициализации сети после включения систем, аналогичных заявляемой, все они оказываются заблокированными - установлен флаг блокировка.

Инициализация сети осуществляется одной из систем высшего уровня. Для злого

она обращается через магистраль. 15 и сопряженной с ней системе обмена данными (см. фиг. 13) и выставляет в ее блоке 62 (фиг. 2) флаг установка исходного, после этого

5 сбрасывает флаг блокировка.

Данная система обмена информации оказывается разблокированной - ее блок 11 анализа состояния канала (фиг. 1) формирует на своем выходе 57 сигналы ошибки

0 (т.к. канал связи свободен), на основании которых блок 14 эмулирует на своем выходе 61 слово состояния блока 9, которое приводит к программному прерыванию микропроцессора 3, и он корректирует в блоке 62

5 (фиг. 2) байт логического таймера в соответствии с указанным ранее правилом. По достижению значения логического таймера нулю, данная система обмена данными формирует и посылает в канал связи циркуляр0 ное сообщение с сетевой функцией КФ6 (установка исходного).

В результате все системы обмена данными (включая и переданную функцию КФ6)

5 сбрасывает байт блокировка и производят операции в соответствии с принятой функцией и переходят к выполнению алгоритма работы, представленного на фиг. 14.

Таким образом осуществляется началь0 ная инициализация сети в целом.

Рассмотрим режим приема-передачи данных.

Перед передачей данных в канал связи осуществляется проверка готовности систе5 мы к передаче. При этом система считается

готооой к передаче, если в байте состояния

передачи в блоке 62 (фиг. 2) разряд Д7 0.

Если передача данных в канал связи

осуществляется с магистрали 15 (фиг. 1), то

0 в блок 62 (фиг. 2) записываются адрес абонента назначения, длина сообщения и его текст. После этого в байт состояния передачи записывается код, который является признаком задания системе выполнения

5 функции запись. Система начинает передачу сообщения в канал связи после обнуления логического таймера.

После передачи сообщения в канал связи система переходит в состояние ожидания

0 ответа. При отсутствии ответа от абонента осуществляется повторная передача сооб- . щения с последующим переходом в состояние ожидания ответа. Повтор передачи может быть произведен трехкратно.

5 Если в состоянии ожидания ответа принимается информация с кодом функции КФ18 (подтверждение приема), система осуществляет сброс бита Д7 в байте состояния передачи и передает в канал связи маркер (01111111).

Любая система, входящая в сеть, осуществляет анализ информации, циркулирующей в канале связи, с целью обнаружения адресованного ей сообщения. После выбора адресованного сообщения система контролирует правильность приема сообщения и кода функции, При неправильном приеме информации система переходит к выполнению программы анализа состояния канала связи (прослушивание канала).

Если же информация принята правильно и получено сообщение с кодом функции запись, то система осуществляет передачу в канал ответного сообщения с кодом функции КФ18 и формирует сигнал запроса прерывания блоком 10 (фиг. 9), После выполнения этих операции система переходит к программе анализа состояния канала связи.

Если буфер приема из канала связи, занят, то система передает в канал связи ответное сообщение - код функции КФ18 с признаком занятости и переходит к программе анализа состояния канала связи.

При принятии системой маркера она корректирует значение своего логического таймера и проверяет его на равенство нулю. Если значение логического таймера равно нулю, то система переходит к.выполнению программы Инициативная управляющая подсистема (т.е, получает право,на проведение сеанса), в противном случае- переходит к программе анализа состояния канала связи. .

При отсутствии информации в канале связи в течение интервала времени больше заданного (т.е. .система, получившая право на проведение сеанса, не работает: отказала либо отключена) блок 11 анализа состояния канала (фиг. 1) формирует на своем выходе 57 сигнал ошибки, по которому блок 14 эмулирует и при очередной попытке микропроцессора 3 считает слово состояния блока 9, выдает на внутреннюю шину 16 данных код программного прерывания.

Обработка данного прерывания микропроцессором заключается в том, что он сбрасывает триггер 128 (фиг. 10), определяет аймеЬ отказавшей системы, и корректирует в блоке 62 (фиг. 2) информацию о конфигурации сети, изменяет значение байта числа станций в сети (N N - Т) и дальше выполняет операции как при приеме системой маркера.

Формула изобретения

Система обмена данными в вычислительной сети, содержащая блок связи с магистралью, системный контроллер, блок управления обменом, блок памяти, генератор тактовых импульсов, дешифратор управления, блок синхронизации связи, блок управления вводом-выводом, линейный блок ввода-вывода, блок прерывания, блок анализа состояния канала, причем первая

группа входов-выходов данных и группа адресных входов-выходов блока связи с магистралью соединены соответственно с внутренней шиной данных и внутренней шиной адреса системы, к которой также

0 подключены первый адресный выход блока управления обменом и группа информационных входов блока анализа состояния канала, вторая группа входов-выходов данных блока связи с магистралью соедине5 на с шинами данных внешней интерфейс- .ной магистрали системы, первая группа адресных шин которой соединена с группой информационных входов дешифратора управления, первая группа входов-выходов

0 данных, первая и вторая группы управляющих выходов системного контроллера сое- динены соответственно с внутренней шиной данных системы, группой управляющих входов блокауправления вводом-выво5 дом и управляющей группой входов линейного блока ввода-вывода, группа внешних входов-выходов и группа внутренних входов-выходов которого соединены соответственно с группой входов-выходов

0 данных и с внутренней шиной данных системы, группа входов-выходов данных блока памяти соединена с внутренней шиной данных системы, первый выход генератора тактовых импульсов соединен с входом

5 синхронизации системного контроллера, первый выход дешифратора управления соединен с первым входом блока синхронизации связи, группа входов блока прерывания соединена с шинами данных внешней ин0 терфейсной магистрали системы, а его выход соединен с шиной запроса прерывания внешней интерфейсной магистрали системы, группа выходов блока синхронизации связи соединена с первой группой управля5 ющих входов блока связи с магистралью, вторая группа управляющих входов которого соединена с группой выходов блока управления вводом-выводом, вторая группа входов-выходов данных системного конт0 роллера соединена с группой входов-выходов данных блока управления обменом, группа управляющих выходов, группа управляющих входов и синхровыход которого соединены соответственно с группой управ5 ляющих входов системного контроллера, группой выходов и синхровходом генератора тактовых импульсов, выход ответа блока синхронизации связи соединен с одноименной шиной внешней интерфейсной магистрали системы, а ее шина сброса соединена

.с входом сброса генератора тактовых импульсов и первым входом блока прерывания, выход блока управления вводом-выводом соединен с управляющим входом блока памяти, вход наличия инфор- мации в канале группы входов-выходов данных системы соединен с первым входом блока анализа состояния канала, отличающаяся тем, что, с целью повышения оперативности обмена информацией, система со- держит дешифратор последнего адреса зоны, блок удвоения частоты и блок эмуляции слова состояния, причем вторая группа адресных шин внешней интерфейсной магистрали системы соединена с труппой ад- ресных входов блока связи с магистралью, управляющий вход которого соединен с выходом записи первой группы управляющих выходов системного контроллера, управляющая шина Запись внешней интерфейс- ной магистрали системы соединена с входом дешифратора управления, второй выход которого соединен с вторым входом блока синхронизации связи, вторая группа выходов, выход управления внутренним об- меном первой группы выходов и выход готовности которого соединены соответственно с второй группой входов блока управления вводом-выводом, управляющим входом блока управления обменом и вторым входом блока анализа состояния канала и с третьим входом генератора так- товыхммпульсов, второй выход которого соединён с входом блока удвоения частоты и

четвертым входом блока анализа состояния канала, выход которого соединен с входом линейного блока ввода-вывода и первым входом блока эмуляции слова состояния, вторая группа адресных выходов блока управления обменом соединена с группами адресных входов блока памяти и линейного блока ввода-вывода, выход обращения к памяти блока управления обменом соединен с первым входом блока управления вводом- выводом и третьим входом блока синхронизации связи, четвертый вход которого соединен с выходом блока удвоения частоты, групповой вход дешифратора последнего адреса зоны соединен с внутренней шиной адреса системы, а его выход соединен с вторым входом блока управления вводом-выводом и вторым входом блока прерывания, первый выход дешифратора управления, выход ответа блока синхронизации связи и первый выход линейного блокаввода-вывода соединены соответственно с третьим, четвертым и пятым входами блока прерывания, второй, третий выходы линейного блока ввода-вывода, выход чтения группы выходов системного контроллера соединены соответственно с вторым, третьим и четвертым входами блока эмуляции слова состояния, группа выходов которого соединена с внутренней шиной данных системы, первый выход дешифратора управления соединен с третьим входом блока управления вводом- выводом.

а

.Таблица

Изобретение относится к области вычислительной техники и может быть использовано в локальных вычислительных сетях в качестве системы обмена данными между локальными станциями сети и системами (процессорами) высшего уровня каждой локальной станции, Цель изобретения - повышение оперативности обмена информацией. Сущность изобретения состоит в том, что совокупность конструктивных элементов и связей, реализованная в заявляемой системе обмена данными, позволяет повысить оперативность обмена информацией за счет сокращения непроизводительных затрат времени на передачу/возврат управления в сети. Система содержит блок связи с магистралью, системный контроллер, блок управления обменом, блок памяти, генератор тактовых импульсов, дешифратор управления, блок синхронизации связи, дешифратор последнего адреса зоны, блок управления вводом-выводом, линейный блок ввода-вывода, блок удвоения частоты, блок прерывания, блок анализа состояния канала, блок эмуляции слова состояния. 15 ил.,6 табл. СО С

Таблица 2

Таблица 3

h р и м е ч а н й е: X - безразличное состояние;:

-остальные 29 кодов (из 32 возможных) функций являются . резервными и в рассматриваемом примере Не используются.

Таблица 4

Таблица 5

Таблица 6

33

2-Л

Л-ii

}9

г

Аг/Л

М 4«Уи

Л

tfc

f3

56

&L Js

te

56

л

/6

/5

ft

16

C6W.08L

ft/lS

W

Pt/z.8

Фиг.Э.

Pve.fO

JL

Щ9

:;M У

ФигЛ

Фиг-tl

-.-- -.

Г Лрограппа гУл/л &ляелдя I rwdcaantfia J

L

Промпт . ,Улрсг0ляел ул nodtucmenv

С Программ I „tJHutpcfmir&fvft I y/ / 0Sj /rs0ai j ne8cucmcncr

Пр вфапъу

й и//ццидти$№Я упр. nodcvemenst

Лередачя ftvptceoff

Эпуяяци ejrt&r сое/поляк

L

KoppCK/nupofa

ЦНФ. О КОН9ЛЛ.

eemt

&П.19

mo№i/s |tlfi tfSM UA 80

ям

VZ./J