Многовходовой сумматор Советский патент 1991 года по МПК G06F7/50 

Изобретение относится к вычислительной технике, предназначено для суммирования чисел и может быть использовано для цифровой обработки сигналов.

Целью изобретения является повышение быстродействия и расширение функциональных возможностей за счет реализации последовательного суммирования групп одноименных разрядов.

На фиг. 1 изображен многовходовой сумматор; на фиг, 2 - блок одноразрядного суммирования; на фиг. 3 - выходной узел блока одноразрядного суммирования; на фиг. 4 - узел одноразрядного суммирования; на фиг. 5 - четырехвходовой одноразрядный сумматор; на фиг. 6 накапливающий сумматор.

Многовходовой сумматор содержит информационные входы 11-11024, тактовый вход 2, вход 3 обнуления, блоки одноразрядного суммирования, блок 5 суммирования, накапливающий сумматор 6. выходы 7. Блок 5 содержит группу элементов суммирования 81-89, группу элементов суммирования 9i-9e, многоразрядный сумматор 10 и элемент ИЛИ 11.

Сумматор 10 содержит в качестве разрядов элементы суммирования . Многовходовой сумматор имеет также вход 13 режима работы

Блок 4 (фиг. 2) содержит две группы узлов 14i-14e, 15i-15s одноразрядного суммирования и выходной узел 16.

Узел 16 (фиг. 3) содержит модуль 17 суммирования пяти чисел и регистр 18. Модуль 17 содержит группу элементов суммирования , группу элементов суммирования 20i-20s, группу элементов суммирования и элемент ИЛИ 22.

Узел одноразрядного суммирования 14(15) (фиг. 4) содержит группы элементов .суммирования , , 251-252 и элемент ИЛИ 26.

В качестве элементов суммирования 8, 9, 12, 19. 20, 21, 23. 24, 25 используются четырехвходовые одноразрядные сумматоры.

сл

о

4 00 СА)

™А

i-2

2 ZXJ12 + +

-- 1

+ j 1

Четырехвходовой одноразрядный сумматор (фиг, 5) содержит элементы И-НЕ 27, НЕ 28, И-ИЛИ 29 и 30, И 31. ЭКВИВАЛЕНТНОСТЬ И НЕЭКВИВАЛЕНТНОСТЬ 34 и 35, Элементы ЭКВИВАЛЕНТНОСТЬ 32 и 33 выполнены на элементах И-ИЛИ 36 и 37, а элементы НЕЭКВИВАЛЕНТНОСТЬ 34 и 35

-на элементах И-ИЛИ 38 и 39.

Накапливающий сумматор 6 (фиг, 6) содержит буферный регистр 40, многоразрядный сумматор 41, коммутатор 42, регистр 43 разрядных сумм и счетчик 44.

В основу работы положен алгоритм быстрого вычисления разрядных сумм и их суммирование с учетом весовых коэффициентов, представленный в виде

m пгп.Ж

z 2/ 2 Ji

1

... + Ј Xji2

j 1 т

где J) Xji2 - 1-я разрядная сумма j-слагаемых j 1

2-I - весовой коэффициент i-разрядной суммы.

Алгоритм вычисления разрядных сумм реализован на элементах суммирования (че- тырехвходовых одноразрядных сумматорах). Работа элемента суммирования описы ваетсяпсоотношениями

Yo(Xi+X2j(X3tfX4)(XifcX2)(X3+X4);

Yl(XlX2 XlX3 XlX4 X2X3VX2X4 /X3X Х1Х2ХзХ4;

Y2 XlX2X3X4,

где Xi, Х2, Хз, Х4 - входные сигналы;

YI, Y2, Ys - выходные сигналы разных весов.

Принцип работы поясним на примере.

ПуСТЬ на ВХОДЫ 1 15, , ,

11009 11024 многовходового сумматора поступили параллельным кодом единичные разряды одного веса, а на остальные входы

-нулевые разряды. Сбросим предваритель- но регистры в нуль сигналом, поступающим

по входу 3, Тогда на выходах узлов 14i-14ie блоков 41-44 соответственно получим 11110 00000 00000 00000 11110 00000 00000 00000 11110 00000 00000 00000 00000 00000 00000 00000

00000000000000000000

00000000000000000000

110000000000000...10000 110000000000000...1 0000 1 10000000000000...10000 1 10000000000000...10000 000000000000000...00000

0

5

ц

0

5

0

5

0

0

5

Кодовые комбинации обрабатываются в узлах 16 элементами суммирования 19i- 19е, 20i-20s, 211-213 и записываются результаты в регистрах 18 по тактовым импульсам (поступающим по входу 2) соответственно в виде

101101000

000000000

000000000

111100000

Полная разрядная сумма вычисляется в блоке 5 элементами суммирования , 9i-9a, 12i-12 B виде

001111 00000

Вычисленное значение разрядной суммы записывается в буферный регистр 40 накапливающего сумматора 6.

Многовходовой сумматор работает в двух режимах.

В режиме многовходового параллельного счетчика, реализующего последовательно-параллельный способ группового суммирования, путем подсчета количества импульсов (одноименных разрядов массива слагаемых), поступающих последовательно сразу на все входы 1i-1io24 сумматора. В этом случае выходы многоразрядного сумматора 41 подключаются коммутатором 42 (по сигналу, поступающему на вход 13) непосредственно к входам (старшим разрядам) регистра 43, а перенос сумматора 42 подключается к счетному входу счетчика 44. При этом одноименные разряды разрядных сумм, поступающие из буферного регистра 40 и регистра 43, суммируются в сумматоре 41, а переполнения накапливаются в счетчике 44.

Таким образом, результат вычисления в параллельном счетчике (во втором рабочем такте) получим на выходах в виде

0001111 00000 00...00

В режиме многовходового накапливающего сумматора, реализующего параллельно-последовательный способ группового суммирования, путем параллельного вычисления разрядных сумм с последующим суммированием поразрядных сумм со сдвигом на один разряд друг относительно друга. В этом случае выходы сумматора 41 подключаются коммутатором 42 со смещением на один разряд вправо к входам регистра 43.

Таким образом, результат вычисления в многовходовом накапливающем сумматоре (во втором рабочем такте) получим на выходах в виде параллельного кода

00101101 000...О

Кроме того, в каждом такте выдается результат последовательным кодом, начиная с младших разрядов.

Для упрощения входные коды в течение первого и второго рабочих тактов не менялись.

В основу устройства положен алгоритм скоростного суммирования с произвольным числом одноименных разрядов (массива слагаемых). С увеличением числа входов число ступеней растет по логарифмическому закону.

Формулаизобретения

1.Многовходовой сумматор, содержащий группу из четырех блоков одноразрядного суммирования и накапливающий сумматор, выходы которого соединены с выходами многовходового сумматора, при этом, информационные входы блоков одноразрядного суммирования соединены с соответствующимигруппамиинформационных входов многовходового сумматора, отличающийся тем, что, с целью повышения быстродействия, в мно- говходовой сумматор введен блок суммиро- вания, входы которого соединены с выходами блоков одноразрядного суммирования группы, а выходы - с входами накап- ливающего сумматора, тактовый вход многовходового сумматора соединен с тактовыми входами блоков одноразрядного суммирования группы и накапливающего сумматора.

2.Сумматор по п. 1, отличающий- с я тем, что, блок одноразрядного суммирования содержит две группы узлов одноразрядного суммирования и выходной узел, выходы которого являются выходами блока, входы узлов одноразрядного суммирования первой группы с первого по шестнадцатый соединены с входами соответствующих групп блока, входы узлов одноразрядного суммирования второй группы с первого по пятый соединены с выходами соответствующего веса узлов одноразрядного суммирования первой группы, а выходы подключены

к входам выходного узла, тактовый вход которого подключен к тактовому входу блока.

3.Сумматор поп.1, отличающий- с я тем, что блок суммирования содержит две группы элементов суммирования, многоразрядный сумматор и элемент ИЛИ, причем входы элементов суммирования первой группы с первого по девятый соединены с входами одного веса блока суммирования, входы элементов суммирования второй группы с первого по восьмой соединены с выходами элементов суммирования первой группы соответствующего веса, а выходы,

за исключением выхода младшего веса первого элемента суммирования и выхода стар- шего веса восьмого элемента суммирования второй группы, подключены

к входам соответствующих разрядов многоразрядного сумматора, выходы младшего веса первых элементов суммирования первой и второй групп, выходы разрядов многоразрядного сумматора, выход элемента ИЛИ и выход старшего веса двятого элемента суммирования первой группы соединены с выходами блока суммирования, входы элемента ИЛИ соединены с выходом переноса двоичного сумматора, выходом старшего веса восьмого элемента суммирования второй группы и выходом среднего веса девятого элемента суммирования первой группы.

4.Сумматор по п. 1, отличающий- с я тем, что, с целью расширения функциональных возможностей за счет реализации последовательного суммирования групп одноименных разрядов, накапливающий сумматор содержит буферный регистр, многоразрядный сумматор, коммутатор, регистр разрядных сумм и счетчик, причем входы буферного регистра соединены с входами накапливающего сумматора, а выходы -с первыми входами соответствующих разрядов многоразрядного сумматора, выходы разрядов и переноса которого соответственно и со сдвигом на один разряд вправо соединены с информационными входами коммутатора, управляющий вход которого соединен с входом режима работы многовходового сумматора, выходы коммутатора соединены с входами соответствующих разрядов регистра разрядных сумм и счетным входом счетчика, выходы регистра разрядных сумм соединены с .вторыми входами соответствующих разрядов многоразрядного сумматора, выходы регистра разрядных сумм и счетчика соединены с выходом накапливающего сумматора, тактовые входы буферного регистра и регистра разрядных сумм соединены с тактовым входом накапливающего сумматора.

5.Сумматор по п. 2, отличающий- с я тем, что узел одноразрядного суммирования содержит три группы элементов сложения и элемент ИЛИ, причем входы элементов сложения первой группы с первого по четвертый соединены с входами соответствующих групп узла одноразрядного суммирования, входы элементов сложения второй группы с первого по третий соединены с выходами соответствующего веса элементов сложения первой группы, входы первого элемента сложения третьей группы соединены с выходами соответствующего веса элементов сложения второй группы, входы второго элемента сложения соединены с выходами соответствующего веса элементов сложения второй группы и выходом

среднего веса первого элемента сложения третьей группы, входы элемента ИЛИ соединены с выходом старшего веса второго элемента сложения второй группы и выходами среднего веса третьего элемента сложения второй группы и второго элемента сложения третьей группы, выходы младшего веса первых элементов сложения второй и третьей групп, выход второго элемента сложения третьей группы, выход элемента ИЛИ и выход старшего веса третьего элемента сложения второй группы соединены с выходами узла одноразрядного суммирования.

6.Сумматор по п. 3, отличающий- с я тем, что в качестве разрядов многоразрядного сумматора использованы элементы суммирования.

7.Сумматор по пп. 3, 5 и 6, о т л и ч а га- ид и и с я тем, что в качестве элемента суммирования использован четырехвходо- вой одноразрядный сумматор.

8.Сумматор по п. 7, отличающий- С я тем, что четырехвходовой одноразрядный сумматор содержит элементы И-НЕ, НЕ, И-ИЛИ, И, ЭКВИВАЛЕНТНОСТЬ и НЕЭКВИВАЛЕНТНОСТЬ, причем входы элемента И-НЕ соединены с входами четырехвходового одноразрядного сумматора с первого по четвертый, а выход - с входом элемента НЕ и первым входом элемента И, второй вход которого соединен с выходом первого элемента И-ИЛИ, входы первой группы которого соединены с первым и вторым, входы второй группы - с первым и третьим, входы третьей группы - с первым и четвертым, входы четвертой группы - с вторым и третьим, входы пятой группы - с вторым и четвертым, а входы шестой группы - с третьим и четвертым входами четырехвходового одноразрядного

сумматора, входы первых элементов ЭКВИВАЛЕНТНОСТЬ и НЕЭКВИВАЛЕНТНОСТЬ соединены с первым и вторым входами четырехвходового одноразрядного сумматора, а выходы - с первыми входами соответственно первой и второй групп второго элемента И-ЙЛИ, входы вторых элементов ЭКВИВАЛЕНТНОСТЬ и НЕЭКВИВАЛЕНТНОСТЬ соединены с

третьим и четвертым входами четырехвходового одноразрядного сумматора, а выходы - с вторыми входами соответственно второй и первой групп второго элемента И-ИЛИ, выходы элементов НЕ, И и второго

элемента И-ИЛИ соединены с выходами четырехвходового одноразрядного сумматора.

9. Сумматор по п. 7, отличающий- с я тем, что в качестве элемента ЭКВИВАЛЕНТНОСТЬ использован элемент И-ИЛИ, первый вход первой группы которого соединен с первым инверсным входом второй группы, а второй вход первой группы соединен с вторым инверсным входом второй группы.

10. Сумматор по п. 7, отличающийс я тем, что в качестве элемента НЕЭКВИВАЛЕНТНОСТЬ использован элемент И- ИЛИ, первый вход первой группы которого соединен с первым инверсным входом второй группы, а второй инверсный вход первой группы соединен с вторым входом второй группы.

11. Сумматор по п. 2, отличающий- с я тем, что выходной узел содержит модуль

суммирования пяти чисел и регистр, выходы которого являк -ся выходами узла, а инфор- мационные входы подключены к выходам модуля суммирования пяти чисел, входы которого соединены с входами узла, тактовый

вход регистра подключен к тактовому входу выходного узла.

-

7

Изобретение относится к вычислительной технике, предназначено для суммирования чисел и может быть использовано для цифровой обработки сигналов Цель изобретения - повышение быстродействия, расширение функциональных возможностей за счет реализации последовательного суммирования групп одноименных разрядов. Многовходовой сумматор, имеющий информационные входы, тактовый вход, вход обнуления, вход режима работы, блоки одноразрядного суммирования, блок суммирования, накапливающий сумматор. 10 з п. ф-лы, 6 ил.

Фиг.1

Фиг. 2

фиг. 3

фиг. 4

Фиг. 5